CMOSIC佈局設計：原理、方法與工具 CMOS IC LAYOUT：Concepts,Methodologies,and Tools

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前言 1
前言
大約在 1988 年前後，摩托羅拉半導體（以色列）公司（MSIL）在完成了一

項異常艱苦但又非常成功的專案後，整個專案團隊被邀請參加一次特別的午餐會。
專案團隊中的每個人都為提前完成了這個專案而高興，我們在那裏享受著勝利交
付出設計結果的喜悅。參加午餐會的人沒有像過去那樣坐在各自的小組中，而是
不同小組的人交叉圍坐在圓桌旁，包括積體電路（IC）設計工程師、電腦輔助設
計（CAD）人員以及積體電路的佈局工程師等。我正好有幸坐在 MSIL 公司的執
行長（CEO）Zvi Soha 先生的旁邊。在享受了美味佳肴，但還沒上甜點之前，Zvi
Soha 先生問我們大家有哪些比較好的方法能使每個人的工作更有效能、感覺更快
樂，同時更能提高生產效率。下面我列出各種不同的回答：
積體電路的設計工程師說：工作站的速度應該更快，類比軟體的拷貝數目應
該更多，還要增加更多的工程師人手。
積體電路的佈局工程師則要求：更快的機器運行速度，更好的擺放與配線設
計工具，更多的人手，以及來自電腦輔助設計（CAD）團隊更好的支援。
電腦輔助設計（CAD）方面的代表說，他們的工作需要的人越多越好，因為
他們想為摩托羅拉公司提供十全十美的軟體解決方案，這個方案能使執行長只要
按一下按鈕，整個晶片的設計工作就可大功告成。這個想法的關鍵之處在於如果
Zvi Soha 先生確實需要設計一個新的晶片，這個設計軟體就會要求他在事先已設
計好的表格上填入所需的特定數字，然後只要一按 Enter，設計軟體就可完成整個
電路設計。電腦輔助設計（CAD）方面的代表繼續解釋說：「有了這種功能強大
的設計軟體之後，你就再也不需要這些總是不停地要求更多的設計軟體和設計硬
體的電路設計工程師和佈局設計人員了。」
幾分鐘之後，Zvi Soha 先生回答說：
「是的，假如我有如此功能強大的設計軟體，我甚至也將不再需要你們這些
電腦輔助設計（CAD）人員了。」
這個真實小故事的真正寓意在於，在過去的十多年裏，大多數人都認為在各
種先進而又功能完備的設計軟體支援下，所有的疑難問題都將迎刃而解。
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實際的情況也確實如此，隨著元件閘極長度變得越來越小，晶片的密度不斷
增加，晶片設計的複雜程度也越來越高，要求新產品上市的時間也不斷縮短，設
計人員不得不尋找新的辦法來應對諸多挑戰。
例如，當電路區塊的大小和設計的複雜程度增加到單純依靠人們的手工佈局
設計能力已經不能完成的地步時，就必須引進各種佈局設計工具以及各種擺放與
配線設計工具來自動完成這個設計過程。
剛開始時，這些設計工具是基於線路圖結構的設計方式推動的；但是隨著電
路的複雜程度不斷增加，電路的規模也越來越大，電腦輔助設計（CAD）工具以
及其他電路綜合工具也就應運而生。
接下來就是將各種擺放與配線設計工具進一步朝著電路綜合工具的方向發
展，如此等等。如果我們簡單分析一下各種自動化設計軟體的發展過程，就會發
現所有的發展都是由那些已經做好準備並要求改變現狀的人推動的，這些人瞭解
事情的來龍去脈，而且他們知道該採取什麼樣的對策來解決新問題。
必須承認，採用自動化設計手段確實會大有幫助，但是設計領域的各種變革
和發展總是由那些真正理解並掌握了基本原理的人推動的，這些人願意不斷地去
嘗試各種新方法，並積極推動電腦輔助設計（CAD）軟體設計人員去開發各種新
的設計工具。
因此，正是在這樣一種基本理念的推動下，我十分願意去幫助那些對積體電
路設計感興趣的人，包括電路設計工程師和佈局工程師，以及那些電腦輔助設計
（CAD）軟體工具的開發人員，來真正理解並掌握積體電路佈局設計的真實含
義。所以，我在這本書中談得最多的還是基本原理、設計方法以及與互補式金屬
氧化物半導體（CMOS）積體電路佈局設計相關的各種設計工具。
在幾年前舉辦的一次積體電路設計自動化會議上，我應邀出席一個新的佈局
設計工具的展示發表會。在交易展示大廳中進行的大約十分鐘的設計工具性能展
示給我留下了極深的印象，因此我又要求觀看了一個持續了四十至五十分鐘的更
為私人化的展示。
在展示的同一個房間裏，大概有 5 個來自不同公司的人員。該設計軟體的一
位開發人員對自己開發的傑出設計工具十分自豪，並開始詳細講解該設計工具所
具有的各種特點。在將近三十分鐘的時間裏，他介紹了該設計工具在不同層次上
的佈局整合能力以及螢幕上的各種選項，我們每個人都被該設計工具的強大功能
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所吸引。
在最後剩下的五分鐘時間裏，要求我們這些潛在的用戶開始提問。房間裏非
常安靜，只有一個人問了一個鹵莽的問題，之後幾乎所有的人都很快陸續離開了。
最後當我和那位設計軟體的開發人員單獨在一起的時候，我拿出了自己列出
的一份簡單的問題清單，並開始向他提問：
在該設計工具開發的過程中，是否有人真正考慮過該設計工具潛在的用戶，
比如，他們是誰，他們有關電腦軟體的知識是處於什麼水準。考慮到大量需要由
用戶來建立的設計環境，這種電路設計軟體的使用並不是一件非常容易的工作。
假定這種設計工具的用戶只具備很有限的電腦軟體知識，但是在使用這種設計工
具的過程中，還是需要設計師輸入 200 個以上的資訊專案，此外還有更多的專案
可借助電腦來自動設定。只有做到了這一步，你才有可能一按按鈕就大功告成。
如果還需要進行更進一步的調整，設計工具的使用人員就必須求助專家的幫助，
或者就必須深入地學習該設計工具更先進的特點和功能。
他給我的回答是，「我們沒有考慮到這些問題。」
其實銷售商需要向用戶展示的不僅是該設計工具的強大功能，而且也應該包
括其使用的方便性，很顯然，易用性這一關鍵問題被忽視了！
我進一步指出，設計工具的開發團隊應該有一個由來自不同公司的潛在用戶
組成的顧問委員會，這個顧問委員會可以不斷地給開發團隊提出各種各樣不同的
使用要求和設計方法。他們在該設計工具的開發過程中是這樣做的嗎？
在問了類似的幾個問題之後，我發現在此案例中，二十位電腦軟體工程方面
的博士在開發該產品的時候，經驗非常有限，對實際的電路佈局設計也知之不多，
所開發出的設計工具只是基於一些非常不切實際的設想，而沒有與任何一位潛在
的用戶進行過溝通或合作。
這使我想到了寫作本書的用意。如果沒有關於電路佈局設計原理和設計方法
方面的實際知識，要設計和開發出這樣一個電路佈局設計工具是極為困難的。
我只能很遺憾地說，這個「奇妙」的設計工具至今也未能上市，所以用戶最
終也無法領略到它所能帶來的益處和強大功能（其實我也感到這樣說確實很抱歉，
好在這裏並未提及該公司的名稱）。
在過去的幾年裏，類似的事情我曾經碰到過多次，因此我決定給這些設計工
具的開發人員提供一點幫助。不錯，我們確實需要更好的設計工具，但是我們還
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應該協助這些設計工具的開發人員更多地瞭解用戶的想法和要求。同時，作為設
計工具的用戶，我們也需要更多地瞭解這些設計工具的開發思路。在設計開發一
個軟體工具之前，制定各種規範和標準的技術市場部門應該事先已經有所規劃和
設想，而軟體工具的最終設計開發結果也應該反映出這一規劃和設想。
要採用新的設計工具，也就意味著我們這些用戶必須使我們的思維方式和設
計方法適應這些新的設計工具。最能說明這個問題的一個實例就是特定用途之積
體電路（ASIC）的設計流程。在這種由於採用複雜多變的設計工具而需要不斷改
變設計方式的情況下，只有那些從一開始就是基於新的設計流程和設計方法而建
立的設計公司或設計團隊，才有可能適應新的發展趨勢而生存下來。
在特定用途之積體電路（ASIC）的設計流程中，如果使用這些新的設計工
具，則只需很少的原始資本投入，對設計人員已往的設計經驗也沒有特別的要求，
因此大量新成立的公司都紛紛湧入積體電路與系統設計的市場。
許多大的設計公司內部都有針對不同層次設計人員的培訓課程，同時還有自
己的電腦輔助設計（CAD）團隊來開發各種設計工具，他們的研究資源也十分豐
富。但是規模較小的設計公司也有自己的優勢，他們能夠更快地適應各種新的發
展趨勢、新的設計方法和新的設計流程。
由於沒有公司內部開發的各種設計工具軟體，許多小公司在非常有限的可利
用資源中尋找解決問題方案的時候就必須更加富有創造性。另外這些小公司還必
須能夠靈活地適應那些外部的設計軟體供應商（例如 Cadence、Mentor、Synopsys
以及 Avant！等）所提供的各種設計工具。
這些供應商的各種設計工具並不是專門為我們某一個具體的用戶而開發的，
事實上它們比任何設計公司內部開發的電腦輔助設計工具都更能反映出市場的趨
勢。這些設計軟體供應商們並不是完全相互獨立地運作的。如果一個公司購買了
某個軟體的 1000 份拷貝，而另一個公司只購買了這個軟體的 20 份拷貝，那麼對
於設計軟體供應商在確定設計工具的各種新特點方面，顯然前者反饋意見的影響
要比後者大得多。商業競爭的威脅可以說無處不在，因此各個設計軟體的供應商
們都必須從一開始就要決策正確。
讓我們來簡單列舉一下一個 CMOS 積體電路設計工程師在今天所面臨的主要
挑戰。我倒是很願意將本書的這個前言部分稱作這本書的「保護傘式」的章節，
因為接連不斷的工程設計專案中所出現的各種問題往往就像傾盆大雨一樣，我希
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前言 5
望我的這本包含十個章節的書能夠幫助大家遮擋一下風雨。
第一部分：基礎知識
積體電路的佈局設計應如何進行才能適應整個晶片開發的過程？第一章對這
一過程給了一個非技術性的全面介紹，這樣就使我們能夠清楚地認識佈局設計師
的角色定位。
積體電路佈局工程師的主要任務就是要建立晶片上不同區域佈局設計的光罩
（mask），並使其與晶片的工程設計圖、網表結構、模擬結果以及製程設計準則
（process design rule）一致。為了正確認識各種工程設計圖並遵守其具體要求，
佈局設計師需要瞭解基本的電性設計準則和所有關於閘電路佈局設計的原理。這
部分內容將在第二章中論述。
第三章介紹了製造流程技術和有關各層的定義。在我們理解了多層結構是如
何被協調在一起從而構成各種元件及其相互連接之後，我們將進一步學習設計準
則。這些設計準則都是關於製程的準則，只有遵守這些設計準則，才能確保所設
計的晶片能夠被可靠地製造出來。製程工程師決定這些最小的製造格點尺寸
（grid）和多邊形尺寸以及不同層次之間的最小間距尺寸等。設計準則就是這樣
一些最小尺寸的決定因素，它將和各種工程設計圖以及網表結構等一起共同決定
整個晶片的總體架構。
第二部分：佈局設計方式
如果一位積體電路的佈局設計師不遵循設計要求，那麼他所設計的晶片就不
可能正常工作。如果不遵守設計準則，那麼晶片的設計工作就只能永遠停留在原
型階段。一個優秀的積體電路佈局設計師既能夠把上述兩項要求完美地結合起來，
同時還能把專案的其他方面都考慮進去，包括專案的完成時間、晶片最終的尺寸
和品質等。
今天我們可以說，沒有一種積體電路晶片是完全採用同一種設計風格來實現
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6 前言
的，因此在本書的第五章中，我們將探討積體電路設計中的一些特殊的專門技術。
我們將討論目前積體電路設計中廣泛使用的各種全客戶設計方法、標準單元設計
方法、閘列陣設計方法以及其他幾種設計技術，並指出各種設計方法的優劣之處。
我們還會討論用於某些特定用途的複雜晶片中的各種設計技術和方法。要討論的
具體內容很多，其中包括時脈訊號產生器、資料路徑、寄存器文件、輸入／輸出
單元和記憶體類型等。本章最後將以晶片的完成技術作為結束。
第三部分：進階論述
第六章的論題主要是與大型積體電路晶片對於充分的互連線設計和電源配線
設計要求有關的內容。我們將詳細討論有關的設計方法，包括元件擺放對配線設
計的影響、佈局設計技術及其結果、各種訊號的事先規劃等。
第七章首先假設我們已經具備一定的基礎，在此基礎之上我們開始討論處理
各種類比電路方面的問題，其中包括諸如電容器、電遷移（electromigration）以
及 45 度角佈局設計等問題。
第八章主要解釋一些特殊的製程要求。在我們已經理解了各種更為複雜的製
程技術準則之後，要進一步掌握有關寬金屬配線設計中的狹縫技術、階梯覆蓋
（step coverage）、閉鎖（latch-up）現象以及其他一些特殊的設計準則，應該不
是一件十分困難的事情。
當某些環境因素還沒有完全確定時，也就是說，當製程技術尚未確定或者電
路設計方案尚未通過完整的模擬時，電路的佈局設計師就必須面臨一種全新的挑
戰。在第九章中我們將討論各種接觸孔（contact）、測試墊片（test pad）結構、備
用邏輯閘和備用配線設計以及對電路設計的變更等，就是出於對上述問題的考慮。
第四部分：目前流行的各種設計工具
也許第十章才是真正最令人興奮的一章。為了應對積體電路佈局設計領域中
的各種挑戰，這一章首先分析了我們需要用到的各種電子設計自動化（EDA）方
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面的佈局設計工具。從最原始的多邊形圖形產生器到擺放與配線設計工具，從產
生器和矽編譯器到各種驗證工具，從繪圖設備和軟體到資料轉換格式，我們都試
圖透過這些令人眼花繚亂的名詞、概念、方法和用途給大家展示一條可行的路徑。
我們並不打算在這一章中對各種設計工具作出相互對比，也不準備給大家推薦任
何設計工具，不過我們確實希望透過本章的內容給初學者在選擇市場上的各種設
計工具方面以及如何將這些設計工具靈活地應用到不同的設計方法中提供一點幫
助。
在各種電子設計自動化（EDA）軟體工具供應商的推波助瀾下，各種越來越
複雜的設計方法如同傾盆大雨一樣在不斷地澆注，各個公司及設計工具的名稱也
在不停地變換，熱點的論題每年也不盡相同，而且在每年的積體電路設計自動化
會議上總有一些業界的龍頭老大宣稱又出現了新的危機和應對辦法。本書的目的
就是希望在這種複雜多變的背景情況下能夠給大家提供一點幫助。
例如，早期電腦設備的記憶體容量都比較小（CALMA）。然後出現了 UNIX
作業系統，對電腦記憶體容量的需求也隨之不斷增大。擺放與配線設計工具以
及各種設計驗證工具、參數萃取工具也相繼出現，各種新的名詞術語諸如深次
微米（deep sub-micron）更是層出不窮。但是即使這些設計工具已經能夠解決我
們今天所能遇到的大多數問題，市場的需求（對於價格方面）也仍然在不斷地製
造出各種新的「尚未解決的謎團」。
本書旨在給各位讀者提供一個正確理解與積體電路設計有關的基本原理和先
進理念的入門知識，在此基礎上進一步學習如何分析各種新的設計方法和理解各
種新的設計工具的設計思路。作者希望本書能對積體電路設計各方面的人員有所
幫助，同時也殷切期望聽到大家對本書的各種評論意見和建議。來信請寄：
Dan Clein
826 Riddell Avenue North
Ottawa， Ontario
Canada
K2A 2V9
cometic@ieee.org
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致謝 1
致謝
與其他任何一本書不同的是，本書凝聚了許多人的大量心血，他們花了很多
時間與我進行交流、溝通、講解和說明。在過去的十五年中，這樣的"貢獻者"不
勝枚舉，他們幫助我學習並真正弄懂了很多有關積體電路佈局設計方面的理論、
方法和工具。這本書不僅僅是屬於我個人的，同時也是屬於他們的，因為他們相
信幫助了別人，既能使自己從中得到樂趣，也能使他們所服務的公司更加成功。
下面我列舉出所有應予感謝的人員名單，名單的順序按時間先後排列，並不涉及
具體貢獻的大小和重要程度。他們分別是：
Miriam Gaziel-Zvuloni──她是第一個發現我的潛能並錄用我做積體電路佈局
設計師的人，儘管當時我只是懂一點點。她是我的第一個老師，教會了我所有關
於積體電路佈局設計方面的基礎知識。（INTEL──Israel）
Zehira Sitbon-Dadon──曾擔任我的頂頭上司長達五年多，她鼓勵並推動我學
習和發展了許多有關積體電路佈局設計的先進理念。她曾提供我一個當積體電路
佈局設計教師的機會，並讓我參與管理 Motorola──Israel 公司的專案，負責各種
佈局設計工具以及與供應商之間的聯繫等工程方面的工作。
Nathan Baron──他是第一位在講授積體電路佈局設計知識方面投入了大量
時間的電路設計工程師。在遇到任何新的問題時，他總是處變不驚，他最喜歡說
的話就是，「首先讓我們坐下來，然後我們一步一步地來尋找解決問題的辦法。」
（Motorola──Israel）
Israel Kashat──他是有關工程技術方面的負責人，總是樂於回答我們各種有
關製程方面的問題。他總是說：「這是一個很好的問題，能夠找出問題就非常好，
如果我們不能找出問題並解決問題的話，誰還會付給我們薪水呢？」（Motor-
ola──Israel）
Steve Upham──他是一個非常熱情的應用工程師，曾花了 5 個月的時間為摩
托羅拉在以色列的公司升級各種新的設計工具和推廣新的設計方法，並最早對我
詳細解釋各種符號編輯器和擺放與配線設計工具的設計理念。（Cadence──Eng-
land）
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2 致謝
Carina Ben-Zvi，Nachshon Gal，和 Eshel Haritan──他們都是從事電腦輔助

設計軟體開發的人員，曾與我一起開發公司內部的各種佈局設計工具，他們多次
向我解釋各種軟體的侷限性及其設計理念和思路，他們所提供的幫助使得我能夠
更好地理解來自不同供應商的各種設計軟體。（之前 Motorola──Israel 員工）
Jean-Francois Côté──第一位向我介紹有關動態隨機存取記憶體（DRAM）
電路佈局設計知識的加拿大工程師。他的座右銘就是，「我教給別人的東西越多，
我自己獲得新知識的機會也同樣越多。」我相信他的觀點是完全正確的。（之前
MOSAID──Canada 員工）
Graham Allan 和 Cormac O'Connell──這兩位都是設計記憶體電路方面的專
家，他們教會了我許多有關類比電路佈局設計、設計準則檢查（DRC）中的特殊
情況處理以及動態隨機存取記憶體（DRAM）電路對於製程技術的要求等多方面
的知識。（MOSAID──Canada）
Ed Fisher──這位是 Mentor Graphics 公司在積體電路圖形編輯方面的大師級
人物，他強化了我對這些設計工具能力的認識，包括我第一次碰到的元件產生器。
（Mentor Graphics）
Jim Huntington──他是 Cadence 有關設計驗證方面的大師級人物，他幫助我
們在 16 百萬位元的積體電路晶片設計中學會了安裝和使用 DARCULA 系統。
Glenn Thorsthensen──這是 Mentor Graphics 公司的另一位應用工程師，在
MOSAID 的佈局設計團隊中他花費了大量時間來向大家講解各種擺放與配線設計
工具的使用。（Mentor Graphics）
Michael McSherry──這是一位技術行銷人員，正是他給我引入了階層式設
計驗證的概念並使我掌握了這種方法。（Mentor Graphics）
Steve Shutts──這是一位軟體開發人員，他是第一位向我們介紹設計工具
ROSE 的人員，同時他還向我們傳授了在積體電路設計過程中符號式佈局設計工
具與佈局設計綜合工具之間的區別。（Rockwell）
Dennis Armstrong──這是一位積體電路佈局設計師，他後來轉向了設計工具
的校驗和升級。在過去的十年裏，他幫助我弄明白了很多關於各種設計工具的知
識。當我還在 Motorola 公司工作的時候，我們就開始了交往，多年以來，我們一
直不停地交換各種有關設計工具的資訊。（Motorola──Austin）
Dan Asuncion──這是一位在美國加州聖克拉拉市商務與技術學院（IBT）任
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致謝 3
教的積體電路佈局設計方面的教師。他很慷慨地與我分享了有關積體電路佈局設
計的教學經驗和教學大綱。他也是不斷地鼓勵我創作此書的人員之一，同時他還
答應把本書列為其教學參考書。
Mark Swinnen──這是一位前 Silvar-Lisco 公司的應用工程師，他幫助我弄明
白了很多有關擺放器、配線器的知識以及在自動擺放與配線設計環境中有關類比
電路與數位電路的設計考慮。
Ron Morgan──這位先生是 GERED 公司的老闆之一，他很慷慨地把該公司
的培訓課程教學大綱送給我，因此我能夠在加拿大以一種北美式的教學風格來開
設有關積體電路佈局設計的課程。
Roger Colbeck──他是 MOSAID 公司半導體分部的工程部副總裁，他給了我
在加拿大組建和管理第一個培訓積體電路佈局設計團隊的機會。
Tad Kwasnivski 和 Martin Snelgrove──這兩位都是渥太華 Carleton 大學的教
授，他們鼓勵我給學習超大型積體電路（VLSI）的學生講授工業界要求他們掌握
的有關知識。由於要給這些學生上課而又手頭上沒有任何現成的培訓資料，這一
點也促使我更加努力地工作以完成本書的寫作。
Simon Klaver──這是一位來自 Sagantec 公司的應用工程師，他帶領我認識
了有關不同佈局設計檔案之間相互轉換工具的各種細節，並在本書所附的光碟中
提供了一個用於演示說明的檔案。
Jim Lindauer──這是一位來自 Tanner 公司研究部門的工作人員，他同意給
我提供一份免費的 L Edit 設計軟體來協助完成本書的寫作。在此我還要特別感
謝 Tanner 公司的研究部門為我提供了一份包含晶片剖面結構的佈局設計編輯器演
示檔，這將使本書的讀者能夠更加清晰地認識積體電路設計的奧妙之處。
但是最後，我還應該對本書的技術負責人 Gregg Shimokura 先生表示感謝。
作為同事，我們一起在 MOSAID 公司工作了五年多時間，他總是非常樂於幫助我
們更多地瞭解有關超大型積體電路設計方面的知識。這一次他是積體電路電腦輔
助設計（CAD）技術團隊的經理，我們又在一起共同開發新的設計方法以不斷增
強積體電路設計能力。多年以來雖然我一直在醞釀寫作本書，但又一直遲遲沒有
真正開始動手寫作，直到這次 Gregg Shimokura 先生自願表示給我提供各種幫助，
我才真正開始著手寫作本書。本書的原稿是由我完成的，但是 Gregg Shimokura
先生負責了全書結構的編排設計和英文校閱，並補充了許多與他所從事的工作有
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4 致謝
關的原始資料。Gregg Shimokura 先生還給本書引入了有關工程設計方面的觀點。

我們希望這些觀點對於學生在如何成為好的工程師方面能夠有所啟發。再次感謝
Gregg Shimokura 先生為本書的誕生而付出的許多個日日夜夜。
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目錄 1
目錄
第1章導論 1
1.1 積體電路設計業的發展歷史／ 2
1.2 何謂積體電路的佈局設計／ 4
1.3 積體電路的設計流程／ 7
第 2 章電路基礎知識 11
2.1 MOS 電晶體：基本的電路結構／ 12

2.2 邏輯閘／ 16
2.2.1 反相器／ 16
2.2.2 二輸入端 NAND 閘／ 18
2.2.3 二輸入端 NOR 閘／ 20
2.2.4 複雜閘電路／ 21
2.3 傳輸閘／ 23
2.4 理解電路連接關係／ 25
2.5 基本電性的回顧／ 27
2.5.1 歐姆定律／ 27
2.5.2 克希荷夫電流定律／ 28
2.5.3 電阻／ 29
2.5.4 電容／ 29
2.5.5 延遲時間計算／ 30
第 3 章佈局設計 33
3.1 CMOS 超大型積體電路製程技術介紹／ 34

3.2 層次與連接關係／ 35
3.2.1 多邊形（polygon）／ 38
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2 目錄
3.2.2 線條（path）／ 39
3.3 電晶體佈局設計介紹／ 42
3.3.1 基體連接端／ 46
3.3.2 導體層與接觸孔／ 48
3.3.3 反相器之佈局設計／ 49
3.4 製程技術設計準則／ 51
3.4.1 圖形寬度準則（width rule）／ 52
3.4.2 圖形間距準則（space rule）／ 53
3.4.3 覆蓋準則（overlap rule）／ 55
3.5 垂直連接圖／ 58
3.6 必須遵循的一般步驟／ 59
3.7 準備動作／ 61
3.7.1 制定一個平面佈局方案（layout floorplan）／ 61
3.7.2 棍形圖（stick diagram）／ 64
3.7.3 階層式設計（hierarchical design）／ 66
3.8 設計通則／ 69
3.8.1 電源線佈局的通則／ 71
3.8.2 訊號線佈局的通則／ 71
3.8.3 電晶體佈局的通則／ 73
3.8.4 階層式佈局設計的通則／ 80
3.8.5 品質度量標準／ 81
3.9 實施佈局設計工作／ 82
3.9.1 單元佈局（cell layout）／ 84
3.9.2 區塊佈局（block layout）／ 85
3.9.3 晶片佈局（chip layout）／ 86
3.10 檢查驗證／ 87
3.10.1 設計準則檢查（design rule check,DRC）／ 88
3.10.2 佈局設計與線路對比檢查（layout versus schematic,LVS）／ 89
3.10.3 電性準則檢查（electrical rule check,ERC）／ 90
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目錄 3
3.11 最終的幾個步驟／ 90
3.11.1 檢驗／ 92
3.11.2 審核／ 93
3.11.3 佈局設計資料輸出步驟／ 93
第 4 章佈局設計流程 95
4.1 何謂流程／ 96
4.2 微處理器設計流程／ 100
4.3 特定用途之標準產品／ 103
4.3.1 數位訊號處理晶片／ 103
4.3.2 特定用途之積體電路／ 104
4.3.3 特定用途之記憶體／ 108
4.4 記憶體／ 109
4.5 系統晶片／ 111
4.6 電腦輔助設計工具在流程中的作用／ 113
4.6.1 類比積體電路的設計流程／ 117
4.6.2 特定用途之積體電路的設計流程／ 119
4.6.3 記憶體積體電路的設計流程／ 125
4.6.4 微處理器與系統晶片的設計流程／ 128
第 5 章用於特殊構建模組佈局設計的進階技術 129
5.1 標準單元庫／ 130

5.1.1 標準單元的發展簡史／ 130
5.1.2 標準單元的特性／ 132
5.1.3 標準單元的架構／ 135
5.1.4 有關標準單元的幾個概念／ 141
5.1.5 閘列陣（gate array）／ 145
5.2 特殊邏輯單元／ 151
5.2.1 資料路徑庫單元／ 151
5.2.2 時脈訊號產生器單元（clock generator cell）／ 157
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4 目錄
5.2.3 匯流排介面單元（BIU）或者桶式移位器（barrel shifter）／ 158

5.3 接合墊片單元／ 159
5.3.1 輸出緩衝器（output buffer）／ 165
5.3.2 輸入緩衝器（input buffer）／ 168
5.4 記憶體設計樹葉單元／ 171
5.4.1 帶狀字元線增強單元（wordline strap cell）／ 175
5.4.2 字元線驅動器（wordline driver）／ 178
5.5 雷射熔斷絲單元／ 179
5.6 晶片結束單元／ 183
5.6.1 對準鍵（alignment key）／ 184
5.6.2 切割道（scribe line）與密封環（seal ring）／ 186
第 6 章構建區塊連線佈局設計的進階技術 189
6.1 電源網線／ 191

6.1.1 電力消耗估算／ 192
6.1.2 電力供應配線／ 193
6.1.3 主幹連接線和分支連接線／ 194
6.2 時脈訊號／ 196
6.2.1 單一時脈訊號／ 197
6.2.2 時脈訊號樹／ 198
6.3 連線的配線設計／ 199
6.3.1 配線設計規劃／ 199
6.3.2 配線通道順序和配線設計方向／ 203
6.3.3 採用饋通路徑／ 207
第 7 章考慮電性特性的佈局設計技術 211
7.1 電阻／ 212

7.1.1 電晶體設計中電阻的最小化／ 213
7.1.2 電阻器的設計／ 217
或來電(02)2705-5066
目錄 5
7.2 電容／ 221

7.2.1 電容器的設計／ 223
7.2.2 電晶體寄生電容的最小化／ 224
7.2.3 連線的寄生電容／ 226
7.3 對稱結構／ 233
7.3.1 對稱佈局（symmetrical layout）設計／ 233
7.3.2 平衡佈局（balanced layout）設計／ 235
7.3.3 物理補償／ 237
7.4 特殊的電性要求／ 240
7.4.1 45 度斜角佈局設計／ 240
7.4.2 電子遷移效應／ 242
7.4.3 多種電源電壓的設計／ 246
第 8 章因製程限制的佈局考量 249
8.1 寬金屬中的縫隙／ 250

8.2 大面積金屬通孔／ 253
8.3 階梯覆蓋準則／ 256
8.4 多種準則集合／ 259
8.5 天線準則／ 261
8.6 特殊設計準則／ 262
8.6.1 最小面積準則（minimum area rule）／ 263
8.6.2 末端覆蓋準則（end overlap rule）／ 264
8.6.3 雙接觸孔準則（double contacts）／ 264
8.7 閉鎖效應／ 265
第 9 章在不確定環境中的佈局設計技術 273
9.1 便於更改電路設計的佈局設計／ 274

9.1.1 可選的金屬連線程式化特性／ 274
9.1.2 通孔的程式化特性／ 278
9.1.3 測試與探測接合墊片（test pad and probe pad）／ 279
或來電(02)2705-5066
6 目錄
9.2 便於未知更改的佈局規劃／ 281

9.2.1 接觸孔和通孔單元／ 283
9.2.2 最小設計準則？／ 284
9.2.3 備用邏輯和備用引線／ 286
9.3 工程更改請求／ 287
9.4 適當的佈局原則／ 290
9.4.1 晶片的平面佈局規劃（chip floorplan）／ 290
9.4.2 電路區塊（block）／ 292
9.4.3 電路單元（cell）／ 292
第 10 章用於佈局的電腦輔助設計工具（CAD） 293
10.1 引言／ 294

10.2 佈局規劃工具／ 298
10.2.1 晶片的平面佈局規劃工具／ 299
10.2.2 電路區塊的佈局規劃工具／ 302
10.3 佈局產生工具／ 305
10.3.1 單元層面的佈局產生工具／ 305
10.3.2 區塊層面的佈局產生工具／ 312
10.3.3 晶片合成（chip assembly）工具／ 322
10.4 支援工具／ 324
10.4.1 佈局驗證工具／ 324
10.4.2 佈局轉移工具／ 331
10.4.3 資料規格／ 334
附錄 A 檢查審核表 337
附錄 B 資料庫管理 343
附錄 C 時間安排 351
參考文獻 363
索引 369
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CHAPTER 1
導論
或來電(02)2705-5066
2 CMOS IC 佈局設計：原理、方法與工具
1.1 積體電路設計業的發展歷史
在過去的二十年裏，電子工業無論是在規模方面還是在複雜程度方面都在
快速地成長。僅僅在二十五年前，電路設計師們才開始談論晶片的設計。最初
的想法是想透過設計積體電路晶片來縮小電腦的體積。相對於過去足有整個房
間大小的電腦來說，今天我們使用的個人電腦的運行速度在當時的人們看來簡
直是難以想象的。積體電路技術的應用已經爆炸性地滲透到了我們日常生活的
許多方面。
積體電路的佈局設計工作最初是由設計人員在一種稱作「麥拉」的聚酯薄
膜上手工操作完成的，這是一項長時間的體力勞動。由於市場的需求和技術的
進步，各種設計軟體和電腦硬體的快速發展使得晶片設計進入市場的時間大大
縮短，特別是大大提高了整個過程的自動化程度。另外對於最終光罩精度的要
求也是推動佈局設計電腦化的一股強大動力。
最早的電腦設計平台都是按照客戶要求訂做的，主要用來保證圖形處理能
夠快速進行並具有較強的處理能力。例如 CALMA（Data General）公司就建造
了大型主機並開發了專門的應用軟體，用於印刷電路板和積體電路晶片的設計。
用今天的標準來看，當時磁碟的體積也是非常龐大的。當初能夠得到的這
台最高檔次的電腦也不過只有 220MB 的硬磁碟儲存空間和 0.5MB 的動態隨機
存取記憶體。這台電腦當時的標價為一百萬美元左右，這個價格使得當時並非
人人都能使用電腦來進行設計工作。隨著積體電路市場的不斷成長以及晶片尺
寸的日趨增大，越來越多的公司開始進入晶片設計領域，各個電腦硬體和設計
軟體的開發商也不斷推出更快、更小且更廉價的解決方案。
在電腦硬體的開發方面，最大的革命就是推出了「工作站」，它可以運行
一種版本的 UNIX 作業系統平台。經過多年的發展，工作站已經達到了極高的
運行速度和複雜程度，其價格也逐步下降，因此已經用於各行各業中的工程設
計專案。HP、Sun 以及 IBM 公司是目前該領域中僅剩的幾家倖存者，而 Daisy
公司則已經從市場中消失。而且這些供應商目前還面臨著用戶的巨大壓力，要
求進一步發展出更為廉價和更為大眾化的硬體平台，例如能夠運行 Linux 和
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Chapter 1 導論 3
Windows NT 等作業系統的個人電腦平台。
在電腦硬體平台不斷發展的同時，各種設計軟體的發展速度更快。各個設
計軟體的供應商，例如 Mentor Graphics、Cadence、Compass 以及 Daisy 公司在
積體電路設計軟體和印刷電路板設計工具的市場上獲得了越來越大的佔有率。
對於個人電腦設計平台來說，目前已經有一家叫做 Tanner 的公司開發了一個名
為 L-Edit 的產品，這也是積體電路設計軟體市場不斷發展成長的一個實例（詳
細情況將在第十章中討論）。
目前設計軟體的開發一直是朝著努力提高積體電路設計自動化水準的方向
發展。舉例來說，在設計那些包含有數百個電晶體的電路區塊時，要憑藉人的
眼睛來對其內部的相互連線進行分析就已經是不可能的事情，更不用說由人來
驗證一個 256-MB 記憶體電路晶片的設計工作了。
關於設計自動化的一些重要實例主要包括以下幾項：
佈局綜合
佈局設計工作可以透過編寫程式來進行，而不必採用傳統的手工繪製多邊
形的方法來實現。
佈局移植
可以採用圖形映射和複雜的圖形壓縮技術將布圖設計結果在兩組不同的設
計準則之間相互移植。
佈局驗證
在交付生產之前，可以應用各種佈局設計工具對最終的設計進行反覆的檢
查確認。例如，可以對各種有關最小設計尺寸的準則進行檢查，以確保設計方
案的可製造性。
電路綜合
與佈局綜合類似，在電路綜合的過程中，電路的連接關係（即線路圖）也
可以通過編寫程式（例如用 VHDL 或 Verilog 等硬體描述語言）來實現。這已
經對電路的佈局設計工作產生了巨大的影響，因為由這些電路綜合工具產生的
或來電(02)2705-5066
大量電路迫切需要各種進行擺放與配線的自動化設計工具。
擺放與配線
要對數以百萬計的單元進行位置擺放，並實現最佳化的電路配線連接，以
獲得最好的電路性能。
今天，進行積體電路佈局設計的外部環境正在發生劇烈的變化。無論是我
們使用的軟體工具與設計方法、電腦硬體平台以及提供這些設計工具的公司，
還是我們所服務的客戶、我們要實現的電路應用領域以及我們面臨的各種市場
壓力，都在隨著時間的推移而不斷地發生著深刻的變化。
正是上述這些變化使得這一行業更加具有吸引力。但是我們必須牢記，要
完成高品質的積體電路佈局設計工作，所需要掌握的物理和電性基本原理並沒
有改變。本書正是基於這樣的基本原理寫成的。
1.2 何謂積體電路的佈局設計
下面我們給出積體電路晶片佈局設計的定義：
它是創建一個關於工程圖（網表）的準確物理表述的過程，該物理表
述符合生產過程、設計流程以及經模擬證實的性能要求所提出的各項限制。
這個定義中包含了大量的隱含意義，下面我們來對其詳細地加以分析。
過程
首先，佈局設計是一個包含多步設計工作的過程，這些不同步驟的工作必
須按照一定的邏輯順序進行才能獲得最好的結果。例如，佈局設計的「過程」
可能包括建立一個佈局設計資料庫和一套帶有合適結構層的佈局設計工具，確
定每個單元和整個晶片的佈局規劃圖，以及按照合適的順序進行各種相應的檢
查驗證等工作。
或來電(02)2705-5066
Chapter 1 導論 5
創建
通常「設計」與「創建」二者詞義相近，對於佈局設計來說也不例外。以
兩種不同的製程技術來實現同樣的電路結構往往會導致兩種截然不同的佈局結
果，由這一點就可以看出佈局設計工作的創造性本質。與此類似，同樣一個電
路結構，用在晶片中兩個不同的區域時，為了與其幾何位置相適應，可能也會
導致兩個不同的佈局設計結構。
準確
儘管佈局設計是一個富於創造性的過程，但是我們同時必須牢記，對於最
終的佈局結果來說，最基本的一點還是要求其能夠在電晶體的基礎上與原來的
工程圖完全一致。除非你打算同時接受（或已經接受）電路設計的任務，否則
對電晶體之間的連接關係進行重新設計以改善電路性能並不是佈局工程師的主
要工作。
物理表述
我們知道，CMOS 積體電路是採用極為複雜的製程技術形成的，它首先在
矽基板上製作出極微小的電晶體元件，再利用互連配線將這些電晶體連接成各
種不同的電路結構。從特定意義上說，佈局設計實際上是一種繪畫藝術，它繪
製出的佈局圖與矽晶片上最後製作出的電晶體及其互連配線是完全一樣的。因
此我們可以把最後的佈局設計結果看作是所設計的電路結構的一種物理表現方
式。
工程圖
「工程圖」這個詞聽起來有點過時，但是用在這裏它的含義還是很確切
的。歷史上，電晶體階層的或閘階層的電路圖一直是關於電路結構的一種主要
的圖示化表述方式，而且在許多公司裏現在也仍然如此。但是近年來各種新興
的電路設計方法已經使得不少的佈局設計師傾向於接受一種稱作網表的大型文
字檔。然而，為了便於人們正確地理解一個網表結構，通常還會再附上一份區
塊階層的電路結構圖。所有這些工程結構圖一般都應該由工程師（或等同工程
或來電(02)2705-5066
師的其他人員）來提供，不過隨著行業的不同，這種情況可能也會發生一些變
化。
符合
關於「符合」這個詞，在這裏我們指的就是「滿足某種需求」，但並不是
一定要求「在設計上盡可能達到最小或最好」等指標。在具體某個電路的佈局
設計過程中，我們往往需要在以下各個不同的性能指標之間做出很多的折衷考
慮，例如可靠性、可製造性、靈活性以及開發時間（也許這一條是最重要的）
等。當然有一些最小要求還是必須要滿足的，但是在今天這樣的市場情況下，
如果以延長專案的開發時間為代價來追求最佳的設計結果顯然是不切實際的。
生產過程所提出的各項限制條件
這些限制包括決定最小金屬配線寬度的佈局設計準則（layout design rules）

等，同時也包括那些能夠改善整個晶片佈局設計品質的其他指導性原則，例如
有關可製造性或可靠性方面的指導性原則。金屬配線的設計就是這方面的一個
實例，較寬的金屬配線設計能夠改善電路晶片的可製造性，因此在面積允許的
情況下應該儘量使用寬度更大的金屬配線設計。
設計流程所提出的各項限制條件
這方面的條件主要包括我們為了使其他各種設計工具都能夠在整個佈局設
計的流程中有效地使用而建立起來的一些指導性的原則。例如，某些配線工具
軟體在給單元進行配線連接時要求配線的間距必須相等，而其他的配線工具軟
體則無此要求。另外一個這方面的實例是在佈局設計中增加文字說明的方法，
這些文字說明將有助於後續的識別工作。
經模擬驗證的性能要求所提出的各項限制條件
如果一個工程師對於自己所設計電路的最終佈局結構沒有詳細瞭解的話，
那麼他在進行電路設計之前通常都要做出很多假設。例如，進行電路設計工作
的工程師在尚未全部完成整個電路的佈局設計工作之前就不可能知道整個區塊
的準確面積，因此他必須根據自己手上已經掌握的資訊對此做出合理的估算。
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Chapter 1 導論 7
估算出整個區塊的總面積是非常重要的，因為只有這樣才能得出區塊內部的最
大配線長度。這些假設實際上也就是對佈局設計的限制條件，在電路設計的過
程中一般都是不可避免的，解決的辦法就是要加強電路設計師與佈局工程師之
間的交流與溝通。在我們上面所舉的例子中，電路設計師估算並使用的區塊總
面積同時也應該是佈局設計師的設計目標，一旦佈局設計的結果偏離了這個估
算面積的上限或下限，都應該及時地將結果回饋給電路設計師，以便其對電路
進行重新模擬。
總而言之，佈局設計工作包含很多方面的內容，它需要掌握許多不同方面
的技能，同時為了確保最終佈局設計的品質，還需要在不同性能指標之間做出
很多折衷的選擇。要完成一個好的佈局設計，需要很好地掌握以上各方面的知
識和技能，我們希望本書能夠不同程度地包含以上各方面的內容。
1.3 積體電路的設計流程
在積體電路的整個設計流程中，佈局設計工作究竟應該從何處開始呢？正
如我們在第 1.2 節中所定義的那樣，一旦電路的工程設計圖完成之後，佈局設
計工作也就隨之開始。還是讓我們從一個積體電路完整的生命週期中來看一下
佈局設計工作究竟處在這個流程中的什麼位置。
基於目前正在進行的各種特定專案的設計工作，存在著各種不同類型的設
計流程。我們還是來看一個適用於各類產品由最初的概念直到最終進入市場的
通用流程（見圖 1.1 所示）。
首先，在正常情況下都是由市場部門確定所需開發的產品。
其次，要確定所需設計產品的架構與特性。電路設計工程師要根據市場
對產品所提出的要求或某個具有新穎創意的產品功能來確定所需設計的
積體電路晶片的總體架構。
由一個工程小組負責將最終要設計的積體電路晶片劃分為不同的區塊，
並完成各個區塊的設計和功能驗證工作，最後進行整個積體電路晶片的
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市場想法
架構定義
系統模擬與設計
電路模擬與設計
佈局設計
小量生產與測試
大量生產與投放市場
圖 1.1 積體電路設計流程
系統功能模擬工作。這一步工作的主要目的是驗證第 2 步中確定的晶片
總體架構是正確的，同時確定出便於管理且有利於下一步工作的區塊劃
分。
電路設計小組對所有的數位電路和類比電路進行模擬，以驗證各區塊電
路設計的正確性，在這一步工作中，還必須同時確定每一級閘電路中各
個電晶體的尺寸（以滿足閘電路的延遲時間要求）。這些電路設計小組
還必須與佈局設計小組很好地合作並順利地完成交接工作，最終由佈局
設計小組負責完成由電路圖到晶片佈局圖的轉換。
佈局設計工作由工程師和佈局設計師共同完成。他們的主要任務就是設
計和擺放各種多邊形圖形。要按照電路設計小組給出的電路圖來實現所
有區塊中的電晶體、基板連接點以及相互連接配線（通常使用一至六層
金屬）等元件結構。最後交付生產的必須是整個晶片的佈局結果。
在第一塊矽晶片製造出來之後，一個負責測試的工程師小組將對晶片進
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Chapter 1 導論 9
行測試。他們首先將檢查確認是否所有的製程參數都在可以接受的範圍
之內。接下來他們將使用特定的積體電路工程測試儀器來對晶片進行全
面的測試，以便找出所有不符合原設計規格之處，並立即確定出現上述
問題的原因。
在確定並改正了所有的錯誤（無論是製程技術上的錯誤還是邏輯設計上
的錯誤）之後，該積體電路晶片就可以轉入大批量產並投放市場。
記住以上我們介紹的只是一個理論上的設計流程。在實際的設計工作中，
上述設計流程中的不同階段往往會包含很多回饋的迴路和設計的重複過程。由
於受到各種不同因素的影響，包括來自佈局設計方面的許多限制條件，設計方
案往往會發生改變。而在上述這些問題出現之前就能夠對其有所預測，則是區
別一個優秀設計師與一個普通設計師的關鍵之處，儘管二者可能都理解電路設
計的基本原理。
那麼我們究竟應該從何處開始呢？以佈局設計師的觀點來看，一旦電路圖
或電路的網表確定之後，他的工作就隨之而開始。下面我們轉入第二章的討論。
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或來電(02)2705-5066
CHAPTER 2
電路基礎知識
或來電(02)2705-5066
現在交給你一份電路設計原理圖，或者你自己設計出了電路結構示意圖，
要把它轉換為積體電路的佈局圖，下一步該怎麼做？在這一章中我們將學習組
成一個電路結構的基本建構單元以及進行積體電路的佈局設計工作需要掌握的
一些基礎知識。首先我們要討論各種 CMOS 電路中共同的基本建構單元－電晶
體，其次我們再介紹一些典型的電路結構圖，最後我們還要為一些進階主題的
討論準備好一個必要的基礎。
2.1 MOS 電晶體：基本的電路結構
要有效地完成電路的佈局設計工作，電晶體是我們必須認識理解的一個最
小的建構單元或元件。首先讓我們來考量一下一個電晶體的基本功能，透過對
電晶體基本工作原理的正確認識，我們才能夠在電路設計工作中最大地發揮其
效能。
CMOS 的英文原意是「互補式金屬氧化物半導體」，之所以稱作互補式，
是因為存在兩種類型的 MOS 電晶體，即 PMOS 和 NMOS 元件，在本節後面的
討論中我們將會看到，這兩種元件之間互補。圖 2.1 顯示了 PMOS 和 NMOS 電
晶體的典型電路符號示意圖，需要注意的是，圖中兩個電晶體的汲極和源極節
點是相互顛倒的。
源極汲極
(S) (D)
閘極基底閘極基底
(G) (B) (G) (B)
汲極源極
(D) (S)
圖 2.1 PMOS 電晶體和 NMOS 電晶體
在大多數情況下，對於 PMOS 電晶體來說，其基底總是與邏輯「1」高準

位相連的，同樣，對於 NMOS 電晶體來說，其基底則是與邏輯「0」低準位相
連的。有鑒於此，在大多數電路圖中通常就不再專門畫出電晶體基底電極的這
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Chapter 2 電路基礎知識 13
種連接關係，當然這種情況也不是永遠一成不變的，不過在下面的分析討論
中，我們就不再特別關注元件基底的連接關係。
PMOS 電晶體和 NMOS 電晶體通道形成的條件，或者說兩種電晶體導通的
條件，是完全不同的。當其閘極電位為邏輯「0」低準位時，PMOS 電晶體就
處於導通狀態，而 NMOS 電晶體則正好相反，當其閘極電位為邏輯「1」高準
位時，NMOS 電晶體才處於導通狀態。要想記住這一點，一個簡單形象的辦法
就是 PMOS 電晶體電路符號上閘極的小圓圈看上去像是一個「0」，而 NMOS
電晶體電路符號上的閘極則看上去更像是一個「1」（見圖 2.2 所示）。
源極汲極
(S) (D)
導通電流導通電流
方向方向
汲極源極
(D) (S)
圖 2.2 PMOS 電晶體導通和 NMOS 電晶體導通
兩種電晶體的工作原理非常類似一個開關（switch）或者是一個流水管道
上的閥門（gate）。閘極則和閥門一樣用於控制開關的導通和關斷。當閘極打
開時，由汲極流向源極的水流或電荷被定義為正向電流。如果閘極關閉，則電
流（或水流）停止流動。
為了形象化地理解電晶體的工作原理，一個比較簡單的辦法就是在電晶體
導通時將其看作是一個電阻（見圖 2.3 所示）。
源極 (D)
(S) 汲極
電流電流
導通導通
方向方向
(D) 源極
汲極 (S)
圖 2.3 PMOS 電晶體的電阻模型和 NMOS 電晶體的電阻模型
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能夠流過一個電晶體的電流數量取決於該電晶體的等效電阻。我們在本書
的後面將會看到，電晶體導電通道（conducting channel）的尺寸大小將直接影
響其等效電阻的高低。因此從現在起，我們將一直沿用這種比較簡單的電阻模
型來分析電晶體的工作原理。
現在我們來考慮當把源極連接到一個靜態邏輯準位（level）的情形。一般
而言，邏輯「1」通常代表電路設計中的最高電源電壓，其典型的表示符號一
般為 VDD、VCC 或者 VPP。與之相反，邏輯「0」則代表整個積體電路晶片中
的接地電位，其典型的表示符號一般為 VSS、GND 或者 GROUND。在源極接
固定電位的條件下，當電晶體的閘極打開時，顯然其汲極節點將被驅動到與源
極相同的電位上。
儘管也存在一些例外的情況，但是由於 PMOS 電晶體與 NMOS 電晶體各
自物理特性的限制（此處不作討論），PMOS 電晶體幾乎總是被用來建立邏輯
「1」準位，而 NMOS 電晶體則幾乎總是被用來建立邏輯「0」準位（見圖 2.4
所示）。這就是為什麼人們把 PMOS 電晶體與 NMOS 電晶體放在一起並冠以
「互補型」名稱的原因：因為它們二者之間相互補充，能夠既簡單又可靠地產
生兩種不同的邏輯準位。也正是因為如此，布林邏輯才能夠很方便地利用 PMOS
和 NMOS 電晶體來實現，這也是今天 CMOS 電路能夠得到如此盛行的主要原
因之一。
VDD, VCC, VPP 汲極

“1” “0”
閘極電流閘極電流
導通方向導通方向
“1” VSS, GND, GROUND

汲極 “0”
圖 2.4 PMOS 電晶體產生「1」和 NMOS 電晶體產生「0」
我們來回顧一下在這一節的開始部分所提到的基底連接關係。記住基底通
常是與各自所需的特定邏輯準位相連的，圖 2.5 給出了元件基底與電源電壓之
間的內隱式連接關係。
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源極汲極
“1” “0”
“1”
閘極閘極
“0” “1”
“0”
“1” 源極
汲極 “0”
圖 2.5 顯示基底內隱式連接關係的 MOS 電晶體
在電路結構圖上還應標識出電晶體的通道尺寸（如圖 2.6 所示）。無論是

PMOS 電晶體還是 NMOS 電晶體，它們都有一個通道長度（channel length）和
一個通道寬度（channel width），關於這兩個尺寸，我們將在後面的章節中再
詳細解釋，在此我們暫且把它們當作一個已知的條件。一般而言，兩種電晶體
的通道長度尺寸都有一個隱含值，通常可以不標出，這個尺寸實際上也就是受
製程技術條件限制所允許的最小尺寸，我們通常也就是採用這個尺寸來表徵一
個特定的製程技術。例如，對於一個 0.25 微米的製程技術來說，閘極的長度通
常也就是 0.25 微米，此時再將這個長度尺寸標在電路圖上就顯得有點多餘了。
VDD 汲極
閘極 5/0.5 閘極 10
汲極 VSS
圖 2.6 顯示元件尺寸的 MOS 電晶體符號
在圖 2.6 中，PMOS 電晶體的通道寬度為 5 微米，而 NMOS 電晶體的通道

寬度則為 10 微米。通常總是先將電晶體的通道寬度尺寸標出。圖中 PMOS 電
晶體的通道長度為 0.5 微米，而 NMOS 電晶體的通道長度由於沒有標出，因此
我們一般就認為其取製程技術的隱含值，對上面的例子來說，也就是 0.25 微米。
當我們仔細考量一個電晶體的佈局結構時就會發現，隨著電晶體通道寬度
的不斷增大或通道長度的不斷減小，電晶體的導通電阻將會不斷下降，同時其
電流驅動能力也會不斷提高。關於這一點，在本章中我們暫且先把它作為一個
已知的結論來看待。
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2.2 邏輯閘
今天大多數的電路設計圖並不是完全由一個個的電晶體所組成，造成這種
現象的原因很多，其中最主要的原因在於所設計的電路結構十分複雜，直接採
用電晶體的設計方法非常不合實際，因此往往將多個電晶體組合到一起形成所
謂的「邏輯閘（logic gate）」或「閘電路（gate）」。邏輯閘在英文的字面上
有時可能會與電晶體的閘極相混淆，不過我們希望讀者透過上下文能夠做出正
確的區分。
邏輯閘可以被直接用來或組合起來實現各種布林邏輯函數功能（Boolean
logic function）。理論上來說，幾乎任何一個布林邏輯函數都能夠應用一種單
一的邏輯閘來實現，但在實際應用中一般並不採用這種方式。讀完本書後，我
們希望讀者自己能夠理解其中的原因。
總之，大多數的邏輯函數可以採用 CMOS 電路中的反相器、二至四個輸入
端的 NAND 閘、二至四個輸入端的 NOR 閘以及傳輸閘（transmission gate）等
閘電路來實現。下面我們將從最簡單的邏輯閘──反相器（inverter）開始，來
逐一地學習這些閘電路。
2.2.1 反相器
反相器是最簡單的一種邏輯閘，正如其名稱所指出的那樣，它的功能就是
對其輸入端所接收到的訊號進行反相，並在輸出端給出經過反相的訊號（如圖
2.7 所示）。
下面我們試著應用已經掌握有關電晶體的知識來分析反相器的工作原理。
當輸入訊號為「0」時，PMOS 電晶體導通，這就意味著輸出訊號為「1」，此
時 NMOS 電晶體關閉，對輸出端的訊號電平無影響；反之，當輸入訊號為「1」
時，根據類似的分析可知，輸出訊號將為「0」（如圖 2.8 所示）。
CMOS 邏輯閘就其本質來說都是反相工作的。另外一點值得注意的是，
NMOS 電晶體與 PMOS 電晶體永遠不會同時處於導通狀態，這也就是 CMOS 電
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VDD <1>
<0> <1> 輸出訊號輸入訊號輸出訊號

輸入訊號 P 輸出訊號輸入訊號
<1> <0> 0 1
1 0
VSS <0>
邏輯符號電路圖＝閘的表示法真值表
圖 2.7 反相器
VDD = “1” VDD = “1”
PMOS
PMOS 電流方向輸出訊號
輸入訊號＝“0” “1” 輸入訊號＝“1”
“0”
輸出訊號 NMOS
NMOS 電流方向
VSS = “0”
圖 2.8 反相器的工作原理
路經常用於低耗電的電路設計的原因。由於這個特點，當閘電路的狀態發生轉
換時，不會出現一個從 VDD 到 VSS 的直流通路。如果有這樣的直流通路存在
的話，就會產生直流功率消耗。
在表徵一個反相器的尺寸大小時，需要給出兩個元件的大小尺寸（如圖
2.9 所示）。
P 5/.5, N1
輸入訊號輸出訊號
圖 2.9 反相器中的元件尺寸
‧字母「P」和「N」分別代表兩種不同的元件。另外我們再次強調，一般
總是先將元件的通道寬度標出。
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‧在此例中，PMOS 電晶體的通道寬度為 5 微米，而 NMOS 電晶體的通道

寬度則為 1 微米。
‧ PMOS 電晶體的通道長度為 0.5 微米，而 NMOS 電晶體的通道長度圖中
並未標出，因此可以認為其為該製程技術的隱含值。
在下面幾節中，我們將分別討論「NAND 閘」和「NOR 閘」。所謂「NAND
閘」就是對「AND 閘」進行反相，同樣，所謂「NOR 閘」也就是對「OR 閘」
進行反相。「NAND 閘」和「NOR 閘」都屬於單級閘電路，這也是此兩種閘
電路能夠成為 CMOS 邏輯電路的基本結構單元的一個原因。
2.2.2 二輸入端 NAND 閘
當需要在不同的輸入訊號之間做出適當的邏輯判斷時，就需要用到「NAND
閘」和「NOR 閘」。透過對圖 2.10 所示電路中各個電晶體在真值表所列條件
下的工作狀態的分析，我們將會看到，對於圖中所示的電晶體連接方式，其輸
出端將會給出我們所期望的結果。
VDD VDD
輸入訊號 1 輸入訊號 1
P 輸出訊號
輸出訊號
輸入訊號 2
輸入訊號 2
邏輯符號電路圖＝閘的表示法
輸入訊號 1 輸入訊號 2 輸出訊號

0 0 1
0 1 1
1 0 1
1 1 0
真值表
圖 2.10 二輸入端 NAND 閘
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當兩個輸入端「IN1」和「IN2」都為邏輯「1」時，要完成「Not AND」功
能，輸出端必須是邏輯「0」，這一點可以透過將兩個 NMOS 電晶體串聯相接
來實現。同時作為一種互補工作模式，兩個 PMOS 電晶體則必須採用並聯連接
方式。
採用上述這種連接方式，不僅可以使閘電路實現正確的邏輯功能，而且可
以保證永遠不會同時出現經過 PMOS 電晶體到 VDD 的通路和經過 NMOS 電晶
體到 VSS 的通路，從而消除了電路的靜態直流功率消耗。
至於三個或三個以上輸入端的 NAND 閘，透過增加相互串聯的 NMOS 電
晶體數目和相互並聯的 PMOS 電晶體數目，則可以很方便地實現。
在表徵 NAND 閘中各個電晶體的通道尺寸時，至少需要說明四個元件的
尺寸。不過在大多數情況下，所有的 PMOS 電晶體都會取相同的尺寸，同樣，
所有的 NMOS 電晶體也會設計為相同的大小。這樣一來，通常就只需要給出
兩個電晶體的尺寸（如圖 2.11 所示）。這一點對於 NOR 閘來說也是完全一樣
的，我們也可以採用完全類似的方法來表徵 NOR 閘中電晶體的尺寸。
P 15, N5
輸入訊號 1 P
輸出訊號
輸入訊號 2
圖 2.11 NAND 閘中的元件尺寸
‧字母「P」和「N」分別代表兩種不同類型的元件，另外我們再次說明，
一般總是先將元件的寬度標出。
‧在此例中，PMOS 電晶體的通道寬度為 15 微米，而 NMOS 電晶體的通
道寬度為 5 微米。
‧ PMOS 和 NMOS 兩種電晶體的通道長度均假定為取該製程技術的隱含值。
如果要求兩個 PMOS 電晶體取不同的通道尺寸，通常需要在字母「P」上

用數字標識為「P1、P2」，同時需給出各個元件的尺寸。
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2.2.3 二輸入端 NOR 閘
「NOR 閘」在電路結構上和「NAND 閘」是完全對稱的，也可以說是完

全互補的。在「NOR 閘」中，NMOS 電晶體和 PMOS 電晶體的串並聯關係與
「NAND 閘」中是恰好相反的，即 PMOS 電晶體是採用串聯連接方式，而 NMOS
電晶體則是採用並聯連接方式（如圖 2.12 所示）。
VDD
輸入訊號 1 輸入訊號 1
P
輸出訊號
輸入訊號 2
輸出訊號
輸入訊號 2
VSS VSS
邏輯符號
電路圖＝閘的表示法
輸入訊號 1 輸入訊號 2 輸出訊號

0 0 1
0 1 0
1 0 0
1 1 0
真值表
圖 2.12 二輸入端 NOR 閘
和「NAND 閘」中一樣，在各種可能的輸入條件下，「NOR 閘」中也不存

在靜態的直流功率消耗。至於三個或三個以上輸入端的「NOR 閘」，透過增
加相互串聯的 PMOS 電晶體數目和相互並聯的 NMOS 電晶體數目，也同樣可
以很方便地實現。
關於「NOR 閘」中各個電晶體通道尺寸的表示方法，包括一些典型的習
慣表示法，則和「NAND 閘」中完全相同，這裏就不再重複說明了。
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索引
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active area 主動區 34, 35, 37, 43, 44, 46-48, 54, 56-58, 66, 72, 74, 76, 80, 145,
165-167, 169, 213, 216, 223, 263, 269-271, 283, 285, 286
alignment key 對準鍵 182-184
ALU (arithmetic logic unit) 算術邏輯單元 151
analog circuit 類比電路 217
analog IC design 類比積體電路設計 117
analog IC 類比積體電路 117
analog 類比 86
antenna effect 天線效應 261, 323
antenna rule 天線準則 90, 261
antenna 天線 90, 261, 262, 323
architecture 架構 7, 8, 66, 85, 101, 102, 104, 106, 111, 125-127, 135, 138, 171, 280,
282, 287, 290, 292, 298, 313, 318, 330, 333
array 列陣 145, 146, 148, 255
ASIC (application-specific integrated circuit) 特定用途之積體電路 104, 107, 108,
110, 112, 120, 128, 160, 179, 182, 256, 283, 306, 314, 319, 320, 328
ASM (application-specific memory) 特定用途之記憶體 108, 109
aspect ratio 寬高比 301
ASSP (application-specific standard product) 特定用途之標準產品 103, 120
audit checklist 審核檢查表 64, 88, 91
audit 審核 60, 64, 66, 88, 90-94, 101, 168, 329, 331
automation 自動化 2-4, 106, 119, 123, 127, 131, 132, 157, 191, 198, 265, 284, 286,
292, 294, 297, 305-307, 309, 316, 322, 323, 328, 329, 335
balanced device 平衡元件 235

balanced interlaced resistor 交錯平衡電阻器 220
balanced layout 平衡佈局 234, 235
barrel shifter 桶式移位器 158
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索引 371
bent gate 彎曲形閘極 242

bipolar transistor 雙載子電晶體 266-268
bipolar 雙載子 266-268
BIU (bus interface unit) 匯流排介面單元 158
block layout 區塊佈局 85, 86, 317, 322
block floorplanning 區塊的佈局規劃 302
block placer 區塊擺放，區塊擺放器，電路區塊擺放器 314, 315
block router 區塊配線，區塊配線器，電路區域配線器 316
block 區塊 3, 5-8, 63, 69, 72, 80, 85, 86, 89, 97, 100-102, 104, 108, 109, 111-116,
128, 132, 134, 143, 144, 148, 150, 152-154, 156-158, 189, 190-196, 201-203, 206,
208-210, 282, 285, 287-292, 296-303, 305, 308, 312, 314-323, 329
blocking layer 阻塞層 260
block-level layout generation 區塊層面的佈局產生 312
block-level layout 區塊層面的佈局 308, 312
block-level 區塊層 104, 303, 308, 312, 314, 315
Boolean logic function 布林邏輯函數功能 16
bonding wire 鍵合引線 163
breakdown voltage 崩潰電壓 154
buffer 緩衝器 157, 160, 165-169, 197-199, 244, 246, 270, 275, 306, 313, 320
buffer cell 緩衝器單元 157
buffer stage 緩衝級 197
building 構建 46, 61, 66, 126, 129-131, 189, 190, 283
building-block 構建區塊 189, 190
bulk node 基底節點 46
bulk 基體 34, 43, 46, 47, 51, 79, 83, 85, 93, 158, 166, 179, 187, 228, 261, 263,
268-271
bus 匯流排 159
bus interface unit (BIU) 匯流排介面（單元） 101, 158
CAD (computer-aided design) 電腦輔助設計 34, 37, 38, 40, 42, 51, 79, 91, 93, 97,
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113, 119, 191, 218, 278, 284, 290, 294, 306, 312
calculation 計算 29-31, 38, 53, 107, 116, 134, 141, 144, 145, 192, 193, 212, 216-218,
221, 226, 227, 238, 245, 253, 291
capacitance 電容，電容值 29-31, 49, 72, 74, 89, 92, 102, 106, 116, 158, 159, 173,
176, 185, 192, 197, 198, 203, 209, 212, 220-229, 241, 247, 257, 291, 323, 328
capacitor 電容器 30, 35, 37, 89, 99, 172, 212, 222-224, 226, 328
cell boundary 單元邊界 143
cell layout 單元佈局 79, 81, 84, 108, 124, 163, 241, 242, 310
cell library 單元庫 76, 104, 106, 112, 122-124, 130-135, 141, 142, 145, 156, 157,
283, 290, 307, 311, 312, 319, 332-336
cell placer 單元擺放，單元擺放器，單元擺放設計工具（單元擺放器） 81,
82, 108, 134, 198, 204, 205, 287, 295, 308, 309, 313, 315, 316, 320
cell router 單元配線，單元配線器，單元配線設計工具（單元配線器） 308, 309
cell template 樣板結構 73, 74
cell-level layout generation 單元層面的佈局產生 305
cell-level layout 單元層面的佈局 305, 309-312
cell-level 單元層 305, 309-312, 314
cell 單元 4, 6, 12, 18, 35, 38, 45, 51, 63, 64, 66-69, 71-74, 76, 79-86, 89, 94, 100,
104, 106-108, 110, 112, 115, 116, 120, 122-124, 126, 130-136, 138, 141-143,
145-147, 151-164, 168, 170-172, 174-179, 181, 183, 184, 187, 190, 195-198,
204-206, 208-210, 217, 223, 232-234, 240-242, 246, 251, 257, 259, 261, 265, 275,
277, 278, 283-285, 289, 291, 292, 295-298, 302, 303, 305-322, 327-330, 332-336
channel length 通道長度 15
channel ordering 通道順序 203, 205
channel router 通道配線器 317-320
channel width 通道寬度 15
channel 通道 13-15, 17-20, 43-45, 51, 63, 74, 76, 89, 93, 136, 138, 141, 153-156,
159, 165, 166, 168, 186, 190, 198-209, 216, 224, 229, 233, 241, 286, 287, 291, 292,
296, 297, 303, 315-322
characteristics 特性 7, 14, 27, 30, 37, 43, 49, 52, 61, 82, 96, 97, 110, 113, 115, 117,
119, 124, 132-134, 158, 160, 165, 168, 171, 176, 179, 191, 192, 195, 198, 211, 212,
或來電(02)2705-5066
索引 373
221, 232, 233, 240, 242, 254, 261, 269, 274, 277, 278, 280, 299, 307, 313-316, 318,
323, 328, 332
checklist 檢查表 64, 88, 91, 93
chip assembly 晶片合成 317, 322
chip finishing cell 晶片結束單元 183, 184
chip floorplan 晶片平面佈局規劃 202, 299
chip layout 晶片佈局 4, 6, 8, 86, 87, 193, 274, 324, 332
chip 晶片 2-9, 14, 34, 44, 48, 63, 64, 67, 71, 76, 85-87, 89, 92, 93, 98-104, 106-112,
117, 120, 123, 126-128, 133-135, 138, 146, 148, 150, 15-160, 162-165, 167-169, 172,
178, 179, 181-187, 190-194, 196-203, 206, 218, 218, 224, 226, 228, 229, 234,
240-242, 245-247, 250, 252, 253, 256, 257, 259, 261, 264, 265, 267-269, 274, 275,
277, 279-282, 284-287, 289-292, 297-300, 302, 303, 305, 306, 309, 311, 314-316,
318-320, 322, 324, 326-, 328, 332, 333
circuit 電路 2-9, 11-27, 29, 31, 34, 35, 37, 38, 40, 43, 44, 47-49, 51, 54, 56, 58-64,
66-69, 71-73, 76, 79-82, 84-93, 96-128, 130-136, 138, 141, 143, 144, 146-148,
150-156, 158-160, 162-165, 168-172, 174-176, 178, 179, 181-187, 190-198, 201-204,
206, 208-210, 212, 213, 216-218, 220-224, 226, 228-230, 232-238, 240-242, 244-247,
250, 251, 255-257, 259-262, 264-271, 274, 275, 277-292, 294-303, 305-324, 326-334,
336
circuit entry 線路輸入 121
clamping diode 箝位二極體 247
clock generator cell 時脈訊號產生器單元 157, 158
clock generator 時脈訊號產生器 157, 158, 197, 198, 244
clock signal 時脈訊號 63, 72, 83, 87, 157, 158, 190, 192, 195-200, 215, 220, 233,
237, 244, 281, 301, 319, 320, 323
clock tree 時脈訊號樹 198-200, 319, 320
clock 時脈訊號 190
CMOS (complementary metal oxide semiconductor) 互補式金氧半導體 12
coding scheme 程式化方案 278, 279
compactor 壓縮工具 297, 298, 310, 311
compiler 編譯器 127, 313
或來電(02)2705-5066
complex 複雜 2-3, 5, 16, 21-23, 25, 35, 38, 39, 48, 58, 63, 64, 79, 85-87, 89, 91,
98-101, 103, 104, 107, 109, 111, 114, 115, 117, 120, 124, 128, 130, 131, 144, 149,
157-159, 162, 165, 167, 172, 178, 179, 191, 195, 199, 203, 213, 230, 233, 246, 259,
297, 301, 303, 307, 311, 314, 319, 329
computer (RISC) 縮減指令集電腦 100
conductor 導體 29-31, 48, 99, 104, 159, 215, 221, 222, 242, 291
conducting channel 導電通道 14
conducting layer 導電層 29, 37, 48, 55, 56, 58, 59, 71, 72, 106, 133, 169, 195, 212,
216, 217, 223, 229, 254, 255, 257, 291
connection 連線 3, 25, 39, 48, 58, 59, 63, 66, 72, 83, 84, 102, 119, 135, 136, 138,
141-143, 155, 156, 158, 159, 164, 168, 169, 178, 189-191, 198, 199, 210, 213, 215,
218, 226-229, 242, 264, 265, 269, 271, 274, 275, 287, 292, 299, 300, 303, 316, 319
contact hole 接觸孔 34, 37, 48, 49, 51, 53-56, 58, 67, 72, 73, 76, 79, 80, 83, 84, 165,
166, 169, 175-178, 192, 213-216, 218, 263-265, 268-270, 283-285, 291, 305, 310, 335
contact instance 接觸孔單元 67, 177, 178, 265, 283, 284, 305
contact layer 接觸孔層 218
contact or via 接觸窗口或貫穿孔 37
contact resistance 接觸電阻 215
contact 接觸孔 48
control circuitry 控制電路單元 151
converter 轉換器，轉換工具 117, 298
coupling capacitance 耦合電容 198
coupling 耦合 221
counter 計數器 120
critical dimension 關鍵尺寸 52, 53
crosstalk 交叉干擾 323
current law 電流定律 28, 29
current 電流 13-15, 27-29, 43-45, 52, 71, 163, 165-167, 169, 190, 191, 193, 213,
215, 222, 226, 240-242, 244, 247, 248, 25-255, 266-268, 318
custom 客戶 2, 4, 61, 85, 98, 101, 104, 106, 107, 109-112, 118-120, 122-124, 127,
128, 130-132, 147, 148, 150, 153, 159, 259, 274, 278, 289, 292, 295, 305-308, 312,
或來電(02)2705-5066
索引 375
317, 323
data register 資料寄存器 151

database management 資料庫管理 283
datapath library 資料路徑（單元）庫 151, 152, 154
datapath 資料路徑（單元） 79, 86, 134, 151-157, 178, 232, 281, 292, 307, 311-313,
332
decoder 解碼器 126
decoupling 去耦合 223
delay calculation 延遲時間計算 30
delay chain 延遲鏈 223
delay element 延遲單元 217
design Automation Conference 設計自動化會議 294
design flow 設計流程 4, 6-9, 34, 59-61, 82, 85, 91, 95, 96, 98-101, 103-128, 130,
131, 133, 172, 198, 275, 288-290, 294, 295, 303, 305, 306, 312, 314, 319, 321, 322,
328, 333
design rule 設計準則 3, 6, 51-54, 57, 58, 61, 63, 64, 72, 76, 80-82, 85, 88, 89, 92,
93, 106, 107, 123, 131, 134, 135, 156-158, 160, 162-167, 169, 175, 178, 182, 184,
224, 245, 251, 252, 254, 257, 259, 260, 262-265, 268-270, 277-279, 281, 283, 284,
292, 297, 298, 310, 311, 315, 318, 323, 324, 326, 328-330, 332
development 開發 2, 3, 6, 7, 51, 98, 101, 103, 113, 114, 116, 122, 126, 127, 131,
132, 135, 158, 164, 169, 185, 227, 256, 259, 269, 278, 279, 283, 284, 287, 290, 294,
295, 298, 305, 306, 309, 312, 317, 328, 333, 334
device generator 元件產生器 297, 307-309, 312, 335
DFT (design for testability) 可測試性設計 112
dicing 切割 183
differential signal 差動訊號 229
digital 數位 8, 86, 102, 103, 106, 131, 191, 233, 328
double contact 雙接觸孔 264, 265
drain 汲極 12-14, 23, 34, 43, 44, 48, 51, 54, 57, 74, 76, 80, 166, 213, 223, 224, 241,
或來電(02)2705-5066
262, 266, 285, 310

DRAM (dynamic random access memory) 動態隨機存取記憶體 2, 35, 47, 48, 58,
59, 99, 103, 104, 109, 110, 125, 171-173, 179, 181, 182, 187, 216, 223, 237, 246, 256,
259, 260, 264, 265, 280, 281, 283, 306, 331
drawing grid 繪圖網格間距 145
drawn layer 繪圖層 35, 37, 38, 170
drawn 繪圖 40, 68, 68, 145, 277, 297, 298, 330, 331
DRC (design rules check) 設計準則檢查 80, 88, 89, 92, 93, 134, 252, 260, 277, 279,
283, 298, 310, 318, 324, 326, 328-330, 332
DRC/LVS/ERC 設計準則檢查／佈局與線路對比檢查／電性準則檢查 324
driver 驅動器 165, 174, 175, 178-181, 228, 242, 244, 246, 286
DSP (digital signal processing) 數位訊號處理晶片 103
dummy layer 無效層 257
duty cycle 占空比 195
dynamic logic load 動態邏輯負載 217
ECO (engineering change order) 工程更改請求 282, 287-290, 318, 320

EDA 電子設計自動化 132
Edit in Place 現場編輯 234
editor 編輯器 114-115, 119, 234, 278, 297, 305-309, 312, 326
EEPROM 電性抹除可程式化唯讀記憶體 109
effective 有效的 96, 97, 114, 179, 197, 206, 213, 218, 219, 223, 224, 229, 241, 246,
270, 279, 283, 314, 320, 327, 334
electrical characteristics 電性特性，佈局技術 211, 240
electrical 電性 4, 90, 109, 110, 184, 208, 211, 212, 239, 240, 257, 298, 324, 335
electromigration, EM 電子遷移，電遷移 82, 106, 143, 191, 193, 242, 244, 245,
250, 253, 289
end overlap rule 末端覆蓋準則 264
end overlap 末端覆蓋 166, 264, 283
EPROM 可抹除可程式化唯讀記憶體 109
或來電(02)2705-5066
索引 377
ERC (electrical rule check) 電性準則檢查 90, 298, 324

ESD (electrostatic discharge) 靜電放電 160, 164-170, 217, 240, 247, 275, 279
ESD implant layer 靜電放電防護植入層 169
ESD input protection 靜電放電輸入保護 217
ever changing 劇烈的變化 4
extraction 萃取，參數萃取 60, 80, 92, 99, 107, 108, 113, 116, 118, 122, 124, 154,
158, 226-228, 238, 241, 285, 290, 298, 314, 316, 319, 320, 327-329
fan-out 扇出 131
feed-through 饋通路徑 204, 207-210, 292
feed-through cell 連通單元 135
feed-through signal 饋通訊號 86
FIB (focused ion beam) 聚焦離子束 169, 277
field oxide 場氧化層 261
filler cell 填充單元 135
final steps 最終的幾個步驟 90
finishing cell 結束單元 183, 184
flip-flop 正反器，觸發器 67, 120, 233
floating node 懸浮節點 89, 90
floorplan 平面（佈局）規劃 125
flow 流程 4, 6-9, 34, 59, 60, 61, 82, 85, 91, 95-101, 103-128, 130-133, 172, 198,
204, 262, 275, 287-290, 294, 295, 302, 303, 305, 306, 312, 314, 319, 321, 322, 328,
329, 333
forward-biased 正向偏壓 247
foundry 代工 51
FRAM 磁性隨機存取記憶體 109
frame 框架 102, 159, 161, 164, 168, 313, 334
fringe 邊緣雜散 226
full-custom design flow 全客戶設計流程 101, 119, 120, 122, 124, 128, 130, 131
full-custom design 全客戶設計 85, 101, 106, 112, 119, 120, 122, 124, 128, 130, 131,
或來電(02)2705-5066
147, 306, 307, 323

full-custom 全客戶 85, 98, 101, 104, 106, 107, 109-112, 118-120, 122-124, 127,
128, 130-132, 147, 149, 150, 153, 159, 292, 305-308, 312, 323
function 功能 7, 8, 12, 16, 19, 21, 22, 80, 85, 86, 96, 97, 100-103, 105-107, 109, 110,
113, 116-118, 122-124, 128, 130, 132, 133, 138, 141, 145, 151-156, 160, 165, 183,
209, 210, 233, 235, 266, 274, 280, 287, 294-297, 299, 300, 302, 309, 312, 314,
316-318, 320, 323, 326, 328
fundamental 基礎知識 11, 12, 42, 82, 262
fuse row 熔斷絲列 181
gate array 閘列陣 145-150, 195, 274, 315, 320

gate array master slice 閘列陣母片 148
gate length 閘極長度 44, 45, 52, 168, 241, 263, 269
gate 閘，閥門 5, 8, 13-23, 25-27, 34, 38, 43-45, 48, 50, 52, 54, 57, 58, 67, 72, 74,
76, 77, 85, 98, 99, 107, 110, 119, 120, 122-124, 131, 132, 145-150, 156, 160, 162,
165-168, 175, 176, 191, 192, 195, 197, 213, 217, 218, 223, 232, 235, 236, 241, 242,
245, 261, 263, 266, 269, 274, 275, 282, 286, 287, 291, 297, 315, 320
GDSII （一種檔案類型） 92, 93, 277, 332, 334, 335
general routing 一般的佈線 191
generation tool 產生工具 297, 305, 307, 312, 313
generator 產生器 157, 158, 197, 198, 223, 244, 246, 247, 270, 297, 307-310,
312-314, 335
global 全局性 196
gold bond wire 金線 159
GPS (global positioning system) 全球定位系統 103
grid 網線，最小網格 191, 195, 246, 291, 292
guard banding 保護帶 269
guard ring 隔離環 224
或來電(02)2705-5066
索引 379
hard macros 硬核巨集 148

hard tie 硬性連接 271
hardware platform 硬體平台 2-4
hardware 硬體 2-4, 98, 99, 104-106, 112, 334
HDL (high-level description language) 高階描述語言 114, 121, 123, 130
HDRAM (high-density random access memory) 高密度隨機存取記憶體 110
height-to-length ratio 高寬比 143
hierarchical design 階層式設計 66, 70, 283, 326
hierarchical 階層式 66, 70, 80, 81, 107, 108, 112, 116, 201, 283, 313, 326, 327, 332
hierarchy 階層，階層結構 5, 23, 39, 66, 70, 73, 80, 81, 84-87, 89, 92, 101, 107,
108, 112-116, 121, 123, 124, 130, 132, 154, 201, 209, 283, 291, 292, 296-298, 305,
307, 311, 313, 326, 327, 332, 335
hole 孔 34, 37, 48, 49, 51, 53-56, 58, 67, 71-73, 76, 79, 80, 83, 84, 138, 141-144,
155, 158, 160, 165, 166, 169, 175-178, 184, 192, 193, 205, 207, 213-216, 218, 237,
250, 253-257, 263-265, 268-270, 278, 279, 281, 283-285, 291, 297, 305, 310, 318,
335
IC (integrated circuit) design 積體電路設計 2, 3, 8, 34, 87, 90, 96-98, 100, 103, 117,
119, 120, 123, 124, 128, 130, 131, 198, 212, 234, 282, 295, 297, 300, 322, 324, 328,
334
IC (integrated circuit) 積體電路 2-5, 7-9, 12, 14, 27, 29, 34, 35, 37, 38, 40, 44, 47,
48, 51, 58, 59, 69, 76, 87, 88, 90, 96-101, 103-110, 112, 114, 117, 119-128, 130-133,
143, 158-160, 162-164, 167, 169, 171, 172, 174, 178, 179, 181, 182, 184-187, 191,
198, 212, 213, 234, 235, 242, 244-246, 250, 255, 256, 259, 261, 265, 268, 274, 275,
279-287, 289, 294, 295, 297-300, 305-307, 310-312, 314-317, 319-322, 324, 327,
328, 330-334
implant layer 植入層 37, 44, 46, 145, 165, 169
implant 植入 37, 43, 44, 46, 145, 149, 150, 165, 169, 261
或來電(02)2705-5066
implementing design 實施佈局設計工作 82

implementing 實施 60, 82, 84, 87, 102, 104, 229, 237, 279, 288, 289
in uncertain environment 在不確定環境中 273
input buffer 輸入緩衝器 160, 168, 169, 275
input port 輸入埠 134
input 輸入 16, 18-20, 22, 23, 30, 38, 51, 60, 61, 63, 67, 72, 76, 86, 87, 89, 104, 106,
113, 114, 118, 119, 121-124, 134, 135, 138, 151, 160, 161, 164, 165, 168-170, 197,
217, 233, 235-237, 240, 242, 246, 275, 306, 309, 312-314, 324, 326, 335, 336
insertion delay 插入延遲時間 199
Integrated System Design Magazine 積體系統設計雜誌 295
intellectual property (IP) 智慧權 100, 109, 111, 113, 290, 331
interconnection layer 互連引線層 145
interconnect 連線，內連線，互連線 190, 191
inverter layouts 反相器佈局 49
inverter 反相器 16, 17, 22, 23, 30, 31, 45, 47, 49-51, 67-69, 131, 157, 178, 199, 244,
245, 266
ion implanter 離子植入機 261
ion implantation 離子植入 37, 43, 44, 46, 261
IP (intellectual property) block 智慧權區塊 109, 113
IP block 智慧權電路區塊 290
isolation layer 隔離層 34, 37, 38, 48, 135, 250, 254
isolation 隔離 30, 34, 37, 38, 48, 73, 135, 156, 158, 168, 187, 192, 197, 198, 224,
230, 246, 247, 250, 254, 257, 279
junction failure 接面損壞 164
keep-outs 避開區域 143

Kirchoff 's current law 克希荷夫電流定律 28
或來電(02)2705-5066
索引 381
laser fuse cell 雷射熔斷絲單元 179, 181

laser fuse 雷射熔斷保險絲 179
laser programmable fuse 雷射可程式化熔斷絲 181
latch-up 閉鎖（效應） 63, 79, 83, 86, 265-270
layer 層 4, 5, 35, 37, 145, 160, 165, 169, 218, 250, 257, 260, 275
layout design 佈局設計 2-9, 31, 33, 34, 37, 38, 40, 42-46, 48-51, 57-69, 71-73, 76,
79, 80-82, 84-98, 102, 104, 106-108, 111-116, 118, 119, 122-132, 134, 141, 143, 149,
152, 153, 154, 156-161, 163-165, 168, 169, 171, 172, 174-179, 181-184, 189-194,
197, 201, 206-213, 216, 217, 220, 221, 224, 226, 229, 232-240, 242, 244, 246, 248,
250, 252, 254-257, 259-261, 264, 265, 269-271, 273, 274, 277-279, 281-285,
287-290, 294-299, 305-314, 316-319, 322-336
layout entry 佈局輸入 122
layout floorplan 平面佈局方案 61
layout generation tool 佈局產生工具 305, 312, 313
layout generation 佈局產生 305, 312, 313
layout methodology 佈局方法 235, 268
layout of hierarchical 階層式佈局 80, 81, 116, 327
layout of power 電源線佈局 67, 71, 192
layout verification tool 佈局驗證工具 69, 298, 324-326
layout verification 佈局驗證 3, 69, 122, 124, 218, 246, 298, 324-327
layout versus schematic (LVS) 佈局設計與線路對比檢查 80, 89, 90, 92, 93
layout 佈局（設計） 6, 61, 84-86, 89, 122, 174, 233, 234
lead frame 引線框架 159
leaf cells 樹葉單元 66-68, 84, 85, 126, 130, 171, 278, 297, 313
leaf 樹葉（單元） 66-68, 84, 85, 126, 130, 171, 198, 278, 297, 313
level 準位 14
level layout generation tool 層佈局產生工具
library 庫 4, 40, 76, 88, 92, 93, 97, 104, 106, 112, 115, 116, 119, 122-124, 130-135,
141, 142, 145, 151, 152, 154, 156, 157, 164, 260, 277, 279, 283, 290, 295, 298, 307,
或來電(02)2705-5066
311, 312, 317, 319, 324, 326, 327, 332-336

library cell 庫單元 106, 151, 152, 154
library of cells 單元庫 122
line-to-line pitch 連線間距 141, 142
line-to-line 導線與導線（之間） 141
line-to-via pitch 連線與通孔的間距 141
logic 邏輯 4, 9, 12-14, 16, 18, 19, 21-23, 25, 26, 35, 67, 79, 84, 85, 89, 92, 99, 102,
104, 106, 107, 119, 120, 122-124, 127, 128, 130, 132, 134, 141, 146, 150, 151, 156,
160, 162, 165, 183, 187, 191, 192, 198, 204, 217, 242, 245, 259, 274, 275, 282, 286,
287, 291, 292, 295, 297, 301, 303, 306, 312, 313, 315, 335
logic 邏輯閘 16
logic gate 邏輯閘 16, 120
LPE (layout parasitic extraction) 佈局參數萃取 80, 92, 99, 122, 238, 241, 298
macros 巨集單元 94
manufacturing processes 製程技術 5, 9, 15, 18, 19, 34, 35, 38, 40, 44, 47, 48, 51-54,
61, 71, 82, 88, 93, 99, 100, 102, 106, 108, 110-113, 116, 117, 122, 123, 126, 132, 133,
135, 136, 141, 147, 164, 165, 167-169, 171, 172, 178, 179, 181-185, 192, 195, 203,
212, 213, 216, 217, 222, 223, 231, 232, 245, 250, 251, 254-257, 259, 261-264, 275,
282, 284, 291, 297, 303, 306-308, 311, 324, 329, 331, 332
marketplace 市場 2-4, 6, 7, 9, 51, 97-103, 107, 109, 112, 179, 256, 282, 287, 289,
294, 295, 305, 308, 309, 312, 316, 322, 330, 333, 334
mask layer 光罩層 35, 38, 277
mask 光罩 2, 35, 37, 38, 40, 52, 92, 93, 102, 107, 112, 183-185, 260, 274, 275, 277,
287, 328, 331
master slice 母片 147
maze router 迷宮式的配線器 315, 317
maze 迷宮式 315-317, 319-322
memory design leaf cell 記憶體設計樹葉單元 171
memory design leaf 記憶體設計樹葉（單元） 171
或來電(02)2705-5066
索引 383
memory design 記憶體設計 171

memory IC design flow 記憶體積體電路設計流程 128
memory IC design 記憶體積體電路設計 128
memory 記憶體 2, 3, 35, 39, 40, 47, 48, 58, 59, 66-68, 73, 79, 86, 98, 99, 100, 103,
104, 108-112, 125-128, 148, 171-175, 177-179, 181, 182, 187, 216, 217, 223, 232,
237, 240, 246, 256, 257, 259, 264, 265, 274, 278-281, 283, 284, 306, 312, 313, 316,
331
metal option 可供選擇的金屬線，可選的金屬導線 275, 277
metal oxide semiconductor (MOS) 金氧半導體 12, 43, 110, 150, 182, 267, 279, 283
metal 金屬 6, 8, 12, 30, 31, 34, 35, 37, 44, 48, 49, 52-56, 58, 59, 67, 71, 73, 80, 82,
190, 192-196, 202, 203, 207, 213-216, 218, 226, 229, 231, 232, 237, 240, 242,
250-255, 257, 261, 263, 264, 268, 269, 271, 274, 275, 277, 279, 281, 283, 287, 291,
300, 301, 303, 317, 319, 330, 331, 333
methodology 方法 3-6, 16, 19, 20, 23, 26, 28, 29, 34, 45, 50, 62-64, 66-69, 76, 80-82,
84, 85, 87, 89, 93, 96, 98-100, 103, 104, 107, 109-111, 113-116, 119-125, 127, 190,
192-195, 197, 198, 202, 206, 208-210, 212, 218, 227-233, 235, 244, 246, 247,
252-254, 260, 261, 265, 268, 269, 274, 277, 278, 282-285, 288-292, 294, 295,
297-299, 301, 306, 309, 310, 314-320, 322-324, 326-330, 332, 334
metrics 度量標準 81
microprocessor design flow 微處理器設計流程 100
microprocessor design 微處理器設計 100, 101
microprocessor 微處理器 35, 99, 100, 101, 104, 110, 114, 128, 151, 179
migration tool 移植轉換工具 313, 333, 334
migration 移植（轉換） 3, 82, 113, 124, 132, 308, 311, 313, 324, 332-334
minimum area rule 最小面積準則 263
minimum area 最小面積 53, 197, 263, 284
minimum design rule 最小尺寸的設計準則 284
minimum design rule 最小設計準則 52, 76, 82, 175, 224, 284
minimum design 最小設計 3, 52, 76, 82, 175, 218, 224, 284
misalignment 對準偏差 55, 264
mismatches 失配 151
或來電(02)2705-5066
model 模型 13, 14, 27, 28, 30, 99, 102, 106, 108, 119, 123, 124, 133, 213, 214, 224,
226-229, 235, 266, 267, 328
monitor and update 監測與更新 203
MPU (microprocessor unit) 微處理器單元 100
multiple rule set 多種準則集合 259
multiple 多種（電源電壓） 151
NAND gate NAND 閘 16, 18-22, 67, 76, 77, 131-133, 232, 235, 236
NAND NAND 閘 16, 18-22, 67, 76, 77, 131-133, 232, 235, 236
NMOS N 型通道 MOS（電晶體） 12-16, 18-20, 22, 23, 25, 28, 37, 42, 45-47, 50,
51, 66, 73, 76, 79, 187, 223, 235, 236, 244, 267, 268, 309
noise coupling 雜訊耦合 224
NOR gate NOR 閘 16, 18-23, 131
Ohm's law 歐姆定律 27, 193, 267, 268

Ohm's 歐姆 27, 193, 267, 268
operational amplifier 運算放大器 117
ordering 順序 4, 34, 60, 72, 76, 101, 122, 154, 190, 199, 203, 205, 206, 331
oscillator 振盪器 275
output buffer 輸出緩衝器 160, 165-169, 244, 246, 270, 306
output port 輸出埠 134
output 輸出 16, 18, 19, 22, 23, 51, 61, 63, 67, 86, 87, 89, 93, 94, 102, 107, 117, 125,
134, 135, 138, 151, 152, 160-162, 164-169, 197, 235, 240, 242, 244, 246, 270, 275,
286, 303, 304, 306, 307, 309, 310, 312-315, 321, 326, 327, 334-336
overlap rule 覆蓋準則 55-57, 264
overlap 重疊覆蓋 284
oversize value 圖形擴大尺寸 145
oxide breakdown 氧化層崩潰 164
或來電(02)2705-5066
索引 385
P&R (place-and-route) 擺放與配線 4, 104, 106-108, 115, 120, 122-124, 130, 132,
141, 143, 145, 265, 282, 283, 286, 289, 290, 297, 299, 306, 307, 311, 314, 320-322,
328, 334-336
pack-aging 封裝 183
pad 接合墊片，焊墊塊 54, 102, 158-165, 168, 181, 187, 247, 252, 253, 269,
279-281, 291, 300, 306, 313, 322
pad cell 接合墊片單元 159
pad frame 接合墊片框架 161
pad size 接合墊片尺寸 163
pad spacing 接合墊片間距 163
parallel-plate 平行板 226
parasitic capacitance 寄生電容 116
passivation 保護層 35, 37, 160, 163, 279, 281
passivation layer 鈍化保護層 160
path 路徑，線條 63, 79, 83, 86, 134, 149, 151-157, 164-166, 169, 178, 190, 203,
204, 207-210, 215, 232, 233, 237, 247, 262, 275, 281, 292, 299, 307, 311-313, 323,
332, 335
PCB (printed circuit board) 印刷電路板 2, 3, 159, 230, 246, 323
physical compensation 物理補償 237-239
pitch 跨距，間距 53, 174, 175, 177-179, 241, 242, 306
pitch-limited layout 受跨距限制的佈局設計 174
pilot run 試生產 102, 107, 185, 264
pin 接腳 159
place-and-route tool 擺放與配線工具 104, 106, 122
place-and-route 擺放與配線 104, 106, 122
placer 擺放設計工具，擺放器 143, 295-297, 313, 322
planarization 平坦化 255
planning 佈局規劃 4, 60, 63, 64, 66, 69, 71, 80, 81, 83-85, 87, 91, 107, 108, 114,
125, 128, 152-154, 171, 174, 179, 180, 191, 200-202, 208-210, 233, 239, 246,
或來電(02)2705-5066
281-283, 290-292, 295, 297-304, 322

plasma etcher 電漿蝕刻機 261
platforms 平台 2-4, 98, 99, 295, 334
PLL (phase-lock loop) 鎖相環電路 117
plotting and plotter 繪圖與繪圖工具 330
PMOS P 型通道 MOS（電晶體） 12-16, 18-20, 22, 23, 25, 28, 37, 42, 43, 46, 47,
49-51, 66, 73, 76, 79, 244, 267, 268, 309
polygon pusher 多邊形圖形編輯器 305, 306, 308, 309, 312, 326
polygon 多邊形 3, 8, 27, 38-40, 42, 43, 51-57, 67, 68, 71, 76, 81, 84, 88, 102, 114,
119, 135, 144, 145, 160, 164, 165, 169, 209, 212, 213, 222, 226, 233, 239, 240, 242,
257, 260, 263, 277, 278, 283, 326, 327, 335
poly-Si gate 多晶矽閘極層 145
power consumption 電力消耗，電源消耗 195, 221
power estimation 電力消耗估算 192
power grid 電源網線 191, 195, 246
power line 電源線 63, 66, 67, 71, 76, 78, 79, 81, 83, 85, 87, 90, 134, 135, 154, 158,
165, 191-196, 199, 224, 228, 246, 247, 252, 291
power supply 電力供應 143, 190-193, 195-197, 199, 206, 247, 250, 257, 275, 291,
292
power supply routing 電力供應配線（設計） 193, 195
probe pad 探測接合墊片 279
probe 探測 279-281
procedure 步驟 4, 34-36, 48, 51, 59, 60, 62-64, 84, 86, 88, 90, 91, 93, 96-98, 101,
102, 104, 113, 115, 116, 119, 122, 123, 133, 145, 146, 153, 198, 200, 237, 282, 285,
288, 289, 302, 305, 318, 320, 324
process design rule 製程設計準則 63
process design 製程設計 63
process monitoring 製程技術監測 183
process specification 製程規範 255
programmability 可程式化（特性） 109-110, 181, 242, 278, 279, 306, 312, 313,
320
或來電(02)2705-5066
索引 387
program 程式 3, 66, 79, 105, 106, 109, 110, 121-124, 127, 181, 182, 242, 274, 278,
279, 282, 283, 288, 289, 297, 300, 306, 312, 313, 319, 320, 324, 326, 330, 333, 335
PROM (programmable read only memory) 可程式化唯讀記憶體 109, 110
punch-through 直接穿透 166
P-well (P type well) P 型井 47
P-well P 型井 47
random logic 隨機邏輯 132

RAM 隨機存取記憶體 2, 35, 47, 48, 58, 59, 99, 103, 104, 109, 110, 125, 171-173,
179, 179, 181, 182, 187, 216, 217, 223, 256, 257, 259, 260, 264, 265, 280, 281, 283,
306, 312, 313, 331
redundant circuitry 冗餘電路 181
reliability 可靠度 117
resistance 電阻 13-15, 27, 29-31, 37, 49, 63, 71, 72, 74, 79, 89, 92, 99, 102, 106, 143,
158, 159, 165-170, 176, 185, 191-195, 197, 198, 203, 212-221, 242, 246, 250, 253,
255, 265, 268, 270, 275, 277, 291, 315, 318, 323, 328
resistance 電阻，電阻值 13-15, 27, 29-31, 37, 49, 63, 71, 72, 74, 79, 89, 92, 99,
102, 106, 143, 158, 159, 165-170, 176, 185, 191-195, 197, 198, 203, 212-221, 242,
246, 250, 253, 255, 265, 268, 270, 275, 277, 291, 315, 318, 323, 328
resistor 電阻器 30, 37, 89, 99, 169, 212, 213, 217-221, 275, 277, 328
resistor identification layer 電阻器識別層 218
retrograde well 後退井 187
reuse 複用 116
ring 環 186, 224
RISC (reduced-instruction-set computer) chip 縮減指令集電腦晶片 100
ROM (read-only memory) 唯讀記憶體 109, 110, 278, 279, 312, 313
root 樹根 193
rounded-up 歸整 134
router 配線設計工具，配線器 107, 108, 115, 122-124, 130, 132, 134-136, 138,
141, 143, 144, 157, 206, 261, 265, 282, 283, 286, 289, 290, 292, 296, 297, 300, 306,
或來電(02)2705-5066
307, 311, 313, 314, 317, 320, 322, 323, 334, 336
routing obstruction 配線設計的屏障區域 143
routing 配線（設計） 4-8, 104, 106-108, 115, 120, 122-124, 130-132, 134-136,
138, 141-145, 153-156, 159, 168, 192-210, 213, 216, 229, 238, 257, 261, 265, 268,
275, 281-283, 285-287, 289-292, 295-297, 299-301, 303, 306-323, 327, 328, 330,
333-336
RTL (register transfer level) 寄存器（暫存器）傳輸階層 114, 115, 121
rule 準則 3, 6, 51-61, 63, 64, 72, 74, 76, 80-82, 85, 88-90, 92, 93, 106, 107, 123, 131,
134, 135, 142, 156-158, 160, 162-167, 169, 175, 178, 182, 184, 224, 245, 251, 252,
254, 256, 257, 259, 261-265, 268-270, 277, 281, 283, 284, 289, 290, 292, 297, 298,
310, 311, 315, 318, 323, 324, 326, 328-330, 332
rule deck 設計準則檔 326
R-well (retrograde well) 倒推井 47
schematic 線路，線路圖 3, 73, 80, 84, 89, 90, 92, 93, 97, 114, 115, 119, 121, 122,
124, 125, 127, 131, 132, 169, 170, 218, 235, 242, 244, 275, 277, 279, 298, 310, 324,
326-329, 332
scrambling equation 雷射熔斷絲的方程式 182
scribe line 切割道 163, 186
SDF (standard delay format) 標準延遲規格 107
SDRAM (synchronous DRAM) 同步動態隨機存取記憶體 109, 125, 237
seal ring 密封環 186, 187
semi-custom 半客戶 85
sense amplifier 靈敏放大器 126
SGRAM (synchronous graphic RAM) 同步圖形隨機存取記憶體 109
shade 陰影層 146
shielding 訊號遮罩 229
shifter 移位器 158
signal delay 訊號延遲 221
signal estimate 估算訊號線（的數目） 201
或來電(02)2705-5066
索引 389
signal 訊號 16, 18, 23, 25, 37, 39, 51, 59, 63, 64, 71-73, 83, 84, 86, 87, 89, 99, 102,
103, 106-108, 115, 131, 136, 138, 142, 143, 151-159, 164, 165, 168, 169, 172, 187,
190-192, 195-199, 201-210, 213, 215, 218, 220-222, 226-233, 235, 237, 239, 240,
242, 244, 250, 265, 271, 281, 282, 287, 290-292, 299-301, 310, 314, 316-320, 322,
323, 329, 335, 336
silicon compiler 矽編譯器 297, 298, 308, 311, 312, 334
silicon wafer 矽晶圓 186
silicon 矽 5, 8, 34, 35, 37, 43, 44, 46-48, 54, 58, 59, 72, 74, 76, 112, 133, 145, 165,
167, 169, 172, 175, 176, 179, 181, 184-186, 213, 215-218, 223, 250, 257, 261, 264,
268, 277, 279, 283, 286, 291, 297, 298, 308, 311, 312, 331, 332, 334
single clock 單一時脈訊號 197
single 單一的 16, 117, 197, 198, 265, 311
slit （金屬中的）縫隙 63, 250-253, 299, 309
SOC (system on a chip) 系統晶片 111, 112
soft connection 軟性連接點 79, 80
soft tie 軟性連接 271
software 軟體 2-4, 6, 37, 38, 68, 93, 97, 98, 112-115, 121, 132, 144, 278, 279, 281,
284, 294, 298, 306, 312, 322, 330, 333-335
source 源極 12-14, 23, 34, 43, 44, 48, 54, 57, 76, 135, 166, 213, 223, 262, 266, 269,
285, 310
space rule 間距準則 53-55
space 間距 6, 48, 53-55, 63, 79, 81, 85, 88, 89, 126, 134, 135, 141, 142, 145, 163,
181, 185, 223, 226, 229, 270, 297, 317
spare line 備用引線 286-288, 301
spare logic 備用邏輯（電路） 286-288, 291, 301
spare 備用的 64, 83, 181, 202, 204, 282, 287, 292
special design rule 特殊設計準則 262, 263
special design 特殊設計 84, 262, 263, 312
special electrical requirement 特殊的電性要求 239
special logic 特殊邏輯（單元） 151
special signal 專用訊號 190
或來電(02)2705-5066
SRAM (static random access memory) 靜態隨機存取記憶體 109, 110, 125, 171,
217, 306
stacked capacitor 疊層電容器 172
stacked via processes 重疊連通孔製程 48
standard cell 標準單元 86, 106, 130-133, 135, 136, 141-143, 145-147, 150, 151,
156, 195, 208, 283, 307, 311, 312, 317, 319, 320, 332, 334
standard cell library 標準單元庫 130
standard 標準 2, 63, 67, 72, 79, 81, 86, 89, 93, 98, 101, 103-107, 113, 120, 130-133,
135, 136, 141-143, 145-147, 150, 151, 156, 190, 195, 203, 206, 208, 223, 235, 240,
245, 264, 269, 275, 278, 283, 289, 292, 298, 306, 307, 311, 312, 317, 319, 320, 324,
326, 332, 334
step coverage rule 階梯覆蓋準則 256
step coverage 階梯覆蓋 256, 258
stick diagram 棍形圖 64-66
stick 棍形（圖） 64-66
strap cell 金屬條單元 175, 195
strap 金屬條，帶狀 175, 195
strapping 主幹連接線 194, 195
stream file 流文檔 335
subcomponent 子單元 63, 66, 106
substrate connection 基底連接 14, 26
substrate 基板 5, 8, 34, 46, 135, 246
support tool 支援工具 298, 324
support 支援 42, 99, 112, 121, 122, 126, 290, 294, 298, 306, 313, 324
switch 開關 13
symmetrical layout 對稱佈局 233
symmetrical 對稱的 20, 68, 81, 166, 207, 234
symmetry 對稱，對稱性 20, 60, 63, 66, 68, 69, 81, 83, 151-153, 157-159, 166, 176,
179, 206, 207, 212, 232-235, 237, 292
synthesis 綜合（合成） 3, 106-108, 120, 122-124, 130-132, 287
或來電(02)2705-5066
索引 391
tape-out 提交佈局設計結果（光罩製作） 102

taper 分支連接線 194, 195
tapering 分支連接線 194, 195
tarpet pin 目標引線埠 143
template 模板 134
testability 可測試性 112
test chip 測試晶片 133
test pad 測試接合墊片 279, 280
test pads 測試墊片 279, 280
through hole 通孔 48, 49, 53, 55, 56, 58, 67, 71, 72, 79, 138, 141-144, 155, 158, 160,
165, 184, 192, 193, 205, 207, 237, 253-257, 265, 278, 279, 281, 283, 291, 297, 318,
335
tiler 正規結構產生器 313, 314
tool for layout 佈局工具 289, 314, 323
tool 工具 3, 4, 6, 34, 40, 42, 51, 64, 69, 82, 87, 90-92, 96-99, 103, 104, 106-108,
112-117, 119, 122-124, 130-136, 138, 141, 143, 144, 157, 195, 198, 199, 206, 218,
226-228, 235, 238, 241, 252, 257, 260, 261, 265, 269, 277, 279, 281-284, 286,
289-303, 305-314, 316-318, 320, 322-326, 327-329, 331-336
top-layer metal 頂層金屬 275
topology 拓撲結構 49, 151, 172, 175, 199, 264, 277, 318, 332, 333
transistor capacitance 電晶體電容 223
transistor design 電晶體設計 47, 167, 213, 216, 224
transistor layout 電晶體佈局 42, 43, 46, 49, 57, 73, 158, 213, 216, 242
transistor 電晶體 3, 5, 8, 12-16, 18-23, 25-29, 31, 38, 42-52, 54, 57, 61, 66, 67, 69,
71, 73-80, 84-86, 89, 90, 93, 98, 99, 102, 104, 107, 110, 114, 117-119, 123, 133-136,
145, 146, 157-159, 162, 164-169, 178, 179, 185, 190, 197, 213, 214, 216, 218,
223-226, 235-237, 241, 242, 244, 245, 261-263, 265-270, 284-287, 291, 292, 296,
297, 305, 307, 309-312, 317, 324, 328, 332, 335
transmission gate 傳輸閘 16, 23, 25, 266
或來電(02)2705-5066
transmission 傳輸 16, 23, 25, 39, 72, 99, 103, 105, 106, 114, 115, 121, 154, 190,
197-199, 201, 208, 209, 233, 237, 266, 299
tree 樹 198, 200
tub 井 34, 37, 38, 43, 44, 46, 47, 51, 63, 72, 79-81, 83, 85, 134, 135, 145, 156, 179,
187, 223, 224, 246, 268, 269-271, 305, 309
two-input 二輸入端 18, 20, 22
UNIX （一種電腦作業系統的名稱） 2, 306, 335
vendor 供應商 2, 3, 97, 112-114, 132, 284, 290, 295, 306, 307, 309, 322, 324, 333,
334
verification 驗證 3, 4, 6-8, 34, 66, 69, 73, 80, 81, 83, 87-92, 96-98, 100-102, 104,
106, 107, 112, 113, 115-118, 122, 124, 127, 131, 154, 158, 168, 169, 179, 183, 184,
209, 210, 218, 235, 238, 246, 257, 260, 261, 269, 270, 274, 275, 277, 287, 289,
290-292, 298, 324-327, 332
vertical connection diagram 垂直連接圖 54, 58, 291
vertical connection 垂直連接（圖） 54, 58, 59, 291
very large scale integration 超大型積體電路 34, 100, 103, 294, 295, 305-307, 311,
330-332, 334
VHDL 超高速積體電路硬體描述語言 3, 105, 114, 121, 122
via arrary 通孔列陣 255
via implementation （金屬）通孔實現 254
via instance 通孔單元 283
via process 通孔製程 48
via programmability 通孔的可程式化（特性） 278
via 介層孔，通孔，連通孔 37, 48, 141, 253-255
via-to-via pitch 通孔與通孔的間距 141, 142
via-to-via 通孔與通孔（之間） 141, 142
voltage divider 分壓器電路 217
或來電(02)2705-5066
索引 393
VRAM (video RAM) 視頻隨機存取記憶體 109

VSIA (Virtual Socket Initiative Alliance) 虛擬插槽創制權聯盟 113
wafer 晶圓 34, 35, 46, 47, 102, 107, 133, 184, 186, 226, 240, 253-257, 261, 264, 279
weak level 弱準位 25
weird 怪異的 262
well 井，井區 34, 47, 134, 145, 187
wide metal slit 寬金屬中的縫隙 250
width rule 寬度準則 52-54, 72, 263
width 寬度 6, 15, 17-19, 29, 31, 39, 43-45, 51-53, 63, 66, 71, 72, 74, 76, 79, 88, 89,
134, 138, 143, 145, 155, 157, 163, 165, 167-169, 178, 185, 191, 193, 196, 197, 201,
207, 209, 212, 213, 217, 218, 229, 233, 237, 240-242, 250-252, 255, 263, 275, 291,
292, 297, 318, 322, 323, 331
wire bonding 打線，打線接合，引線接合 34, 37, 160, 279
wordline driver 字元線驅動器 174, 175, 178-181, 242
wordline strap 帶狀字元線 174-178
wordline strap cell 帶狀字元線增強單元，字元線主幹連接單元 175, 195
wordline 字元線 174-179, 181, 195, 242
workstation 工作站 2, 40, 100
yield 產品良率 51
或來電(02)2705-5066
國家圖書館出版品預行編目資料
CMOS IC 佈局設計：原理、方法與工具／

Dan Clein著;許軍譯.
--初版.─臺北市：五南, 2005 [民94]
面；　公分
參考書目：面
含索引
譯自：CMOS IC Layout：concepts ,
methodologies , and tools
I S B N 978-957-11-3992-0（平裝附光碟片）
1.積體電路 - 設計 2.電腦輔助設計
448.62 94008811
5D62
CMOS IC 佈局設計―原理、方法與工具
CMOS IC LAYOUT：Concepts , Methodologies , and Tools
作　　者 ─ Dan Clein
譯者 ─ 許軍
修訂 ─ 劉傳璽
發行人 ─ 楊榮川
總編輯 ─ 龐君豪
主編 ─ 穆文娟
出版者 ─ 五南圖書出版股份有限公司
地　　址：1 0 6 台北市大安區和平東路二段 3 3 9 號 4 樓
電話：(02)2705-5066　傳真：(02)2706-6100
網　　址：http://www.wunan.com.tw
電子郵件：w u n a n @ w u n a n . c o m . t w
劃撥帳號：0 1 0 6 8 9 5 3 　
戶名：五南圖書出版股份有限公司
台中市駐區辦公室/台中市中區中山路6號
電話：(04)2223-0891　傳真：(04)2223-3549
高雄市駐區辦公室/高雄市新興區中山一路290號
電話：(07)2358-702　傳真：(07)2350-236
法律顧問得力商務律師事務所　張澤平律師
出版日期 2 0 0 5 年 6 月初版一刷
　　　　 2 0 0 8 年 3 月初版二刷
定　　價新臺幣 5 8 0 元
※版權所有．欲利用本書全部或部分內容，必須徵求本公司同意※
或來電(02)2705-5066

CMOSIC佈局設計：原理、方法與工具 CMOS IC LAYOUT：Concepts,Methodologies,and Tools

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本試閱檔為五南所有。如欲購買此書，請至五南網站 www.wunan.com.

大約在 1988 年前後，摩托羅拉半導體（以色列）公司（MSIL）在完成了一

Carina Ben-Zvi，Nachshon Gal，和 Eshel Haritan──他們都是從事電腦輔助

關的原始資料。Gregg Shimokura 先生還給本書引入了有關工程設計方面的觀點。

2.1 MOS 電晶體：基本的電路結構／ 12

3.1 CMOS 超大型積體電路製程技術介紹／ 34

5.1 標準單元庫／ 130

5.2.3 匯流排介面單元（BIU）或者桶式移位器（barrel shifter）／ 158

6.1 電源網線／ 191

7.1 電阻／ 212

7.2 電容／ 221

8.1 寬金屬中的縫隙／ 250

9.1 便於更改電路設計的佈局設計／ 274

9.2 便於未知更改的佈局規劃／ 281

10.1 引言／ 294

這些限制包括決定最小金屬配線寬度的佈局設計準則（layout design rules）

2.1 MOS 電晶體：基本的電路結構

圖 2.1 PMOS 電晶體和 NMOS 電晶體

在大多數情況下，對於 PMOS 電晶體來說，其基底總是與邏輯「1」高準

圖 2.2 PMOS 電晶體導通和 NMOS 電晶體導通

圖 2.3 PMOS 電晶體的電阻模型和 NMOS 電晶體的電阻模型

VDD, VCC, VPP 汲極

“1” VSS, GND, GROUND

圖 2.4 PMOS 電晶體產生「1」和 NMOS 電晶體產生「0」

圖 2.5 顯示基底內隱式連接關係的 MOS 電晶體

在電路結構圖上還應標識出電晶體的通道尺寸（如圖 2.6 所示）。無論是

圖 2.6 顯示元件尺寸的 MOS 電晶體符號

在圖 2.6 中，PMOS 電晶體的通道寬度為 5 微米，而 NMOS 電晶體的通道

<0> <1> 輸出訊號 輸入訊號 輸出訊號

VDD = “1” VDD = “1”

‧在此例中，PMOS 電晶體的通道寬度為 5 微米，而 NMOS 電晶體的通道

2.2.2 二輸入端 NAND 閘

輸入訊號 1 輸入訊號 2 輸出訊號

圖 2.10 二輸入端 NAND 閘

圖 2.11 NAND 閘中的元件尺寸

如果要求兩個 PMOS 電晶體取不同的通道尺寸，通常需要在字母「P」上

2.2.3 二輸入端 NOR 閘

「NOR 閘」在電路結構上和「NAND 閘」是完全對稱的，也可以說是完

輸入訊號 1 輸入訊號 2 輸出訊號

圖 2.12 二輸入端 NOR 閘

和「NAND 閘」中一樣，在各種可能的輸入條件下，「NOR 閘」中也不存

balanced device 平衡元件 235

bent gate 彎曲形閘極 242

data register 資料寄存器 151

262, 266, 285, 310

ECO (engineering change order) 工程更改請求 282, 287-290, 318, 320

ERC (electrical rule check) 電性準則檢查 90, 298, 324

147, 306, 307, 323

gate array 閘列陣 145-150, 195, 274, 315, 320

hard macros 硬核巨集 148

implementing design 實施佈局設計工作 82

junction failure 接面損壞 164

keep-outs 避開區域 143

laser fuse cell 雷射熔斷絲單元 179, 181

311, 312, 317, 319, 324, 326, 327, 332-336

memory design 記憶體設計 171

Ohm's law 歐姆定律 27, 193, 267, 268

281-283, 290-292, 295, 297-304, 322

random logic 隨機邏輯 132

tape-out 提交佈局設計結果（光罩製作） 102

UNIX （一種電腦作業系統的名稱） 2, 306, 335

VRAM (video RAM) 視頻隨機存取記憶體 109

CMOS IC 佈局設計：原理、方法與工具／

作 者 ─ Dan Clein

<0> <1> 輸出訊號輸入訊號輸出訊號

作　　者 ─ Dan Clein