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Cableados
Cableadospuros PLDs
Gatearray Standardcells
Fullcustom
Diseodesistemascableados
Utilizacin
Estructura
Arquitectura Sistemassencillos Secuenciador Sistemasmuy especficos Metodologasdediseodel Sistemasdealta secuenciador velocidad Automatasfinitos Seguridadfrenteacopia Diseosheursticos DiseodeCIs Microprogramacin
Diseodeautmatas
Tipos
Moore Mealy
Procesodediseo
Realizacindeldiagramadeestados Obtencindelatabladetransiciones Obtencindelatabladetransicionescodificada Obtencindelasexcitaciones Realizacinfsica
Contadorsncronode3bits
Diagramadeestados
Tabla de transiciones Estado actual Estado proximo 0 1 1 2 2 3 3 4 4 5 5 6 6 7 7 0
Codificacindeestados
Estado 0 1 2 3 4 5 6 7 Cdigo E2E1E0 000 001 010 011 100 101 110 111
Tabla de transiciones codif icada Estado actual Estado proximo E2E1E0 E2E1E0 OOO OO1 OO1 O1O O1O O11 O11 1OO 1OO 1O1 1O1 11O 11O 111 111 OOO
Tablasdeexcitacindelosbiestables
Biest ables D Est ado Ent rada Q(t ) Q(t +1) D 0 0 0 0 1 1 1 0 0 1 1 1
Tabla de EXCITACIN Estado actual Estado proximo Q2Q1Q0 D2D1D0 OOO OO1 OO1 O1O O1O O11 O11 1OO 1OO 1O1 1O1 11O 11O 111 111 OOO
Obtencindelasfuncioneslgicas
Realizacindelcircuito
Q2A D Q
CLK Q
Q1A D Q
CLK Q
Q0A D CLK Q
CLK Q
Detectordesecuencia111(moore)
Entrada CLK Diagramadeestados Salida
Tablasdeexcitacincodificadas
Tabla de transiciones y Estado excitaciones Estado actual Entrada prximo Q1 Q0 E D1 D0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 0 0 0 1 0 1 0 1 1 1 0 1 0 1 1 1 1 1 1 1 1
Tabla estado-salida Estado actual Salida Q1 Q0 S 0 0 0 0 1 0 1 0 0 1 1 1
Circuito
Detectordesecuencia111(mealy)
Entrada CLK Diagramadeestados Salida
Tabladetransicionesyexcitaciones
Funcioneslgicasycircuito
J 0=E K 0=K 1=E J 1=EQ 0 S=EQ1