Polarizacin del Transistor JFET y MOSFET LABORATORIO CIRCUITOS ELECTRNICOS I

Informe: Polarizacin del Transistor JFET y MOSFET

Cristian Vargas, Martn Bustamante and Sebastin Bedoya
Abstract In this work were implemented for biasing circuits and MOSFET transistors JFET, in order to find out the characteristic curves (Id vs Vds) and input (Id vs. Vgs). We observed the behavior of transistors operating in some regions.

II.

OBJETIVOS DE LA PRCTICA

1.

Analizar el comportamiento del transistor FET en circuitos de polarizacin. A partir de las mediciones obtenidas, comparar los resultados tericos con los resultados prcticos. Utilizar herramientas de simulacin para analizar el comportamiento de los circuitos implementados.

Key WordsJFET, CMOS. Voltaje, Id, Vds, Vgs.

2.

I. INTRODUCCIN 3. os transistores de efecto de campo o FET (Field Electric Transistor) son semiconductores controlados por la tensin entre el dreno (Drain) y la fuente (Source) VDS, y tambin por la tensin entre la puerta (Gate) y la fuente (VGS). Los transistores de efecto de campo se comportan de dos maneras dependiendo de su voltaje VDS, cuando este voltaje es menor al voltaje de estrangulamiento (para los JFET es llamado VP, y para los MOSFET es llamado VTH. Este voltaje nos lo da el fabricante del dispositivo), se dice que el transistor se encuentra en una regin hmica donde su corriente es muy pequea. Cuando su voltaje VDS, es mayor a este voltaje de estrangulamiento se dice que el transistor se

encuentra en la regin de saturacin y la corriente I D, solo va a depender del voltaje VGS.

______________________________ Preinforme elaborado para el curso de Laboratorio de Dispositivos Electrnicos I. Febrero-Junio de 2012. Cristian A. Vargas. Escuela de Ingeniera Elctrica y Electrnica. Universidad del Valle, Cali, Colombia.; e-mail: cavtmt@gmail.com. Cdigo: 201040699 Juan Martn Bustamante. Escuela de Ingeniera Elctrica y Electrnica. Universidad del Valle, Cali, Colombia.; e-mail: marto08@msn.com Cdigo: 200932017 Juan Sebastin Bedoya.Escuela de Ingeniera Elctrica y Electrnica. Universidad del Valle, Cali, Colombia.; e-mail: apu313@hotmail.com Cdigo: 200934864

III. RESULTADOS A. Transistor JFET.

Polarizacin del Transistor JFET y MOSFET LABORATORIO CIRCUITOS ELECTRNICOS I Figura 2. Grfica para datos Tabla 1.

Experimentalmente para el anlisis de la prctica se procedi a utilizar el dispositivo JFET con referencia 2sk161, cuyas especificaciones son las siguientes:

Vgs = 0, Idss= 10 [mA], Vp = -4 [V]. Figura 1. Circuito de polarizacin del JFET.

A1. Trace la funcin caracterstica de salida ID vs VDS con VGS = 0. Mida varios valores ( mnimo 10 pares de datos) y grafquelos. De acuerdo a la Fig. 1, se gradan los voltajes VGS = 0 y un VDS < VP, el VDS ser nuestro voltaje a variar para obtener la grafica ID vs VDS. Vgs = 0, Idss= 10 [mA], Vp = -4 [V]. Tomando distintos valores de Vds se calcula el valor correspondiente de Ids. Los datos se muestran en la Tabla 1. TABLA 1. Datos para curva caracterstica de salida. VDS [V] 0 0.5 1 1.5 2 2.5 3 3.5 4 5 ID [mA] 0 2.34 4.37 6.1 7.5 8.6 9.37 9.84 10 10

Al variar el voltaje Vds se obtienen los datos experimentales mostrados en la Tabla 2.

TABLA 2. Datos Experimentales para curva caracterstica de salida. VDS [V] ID [mA]

0 0.51 0.83 1.29 1.74 2.30 2.61 2.77 2.84 2.9

0 0.7 1.17 1.56 2.12 2.73 3.17 3.73 4.3 5.50

Y la grafica de la caracterstica de salida se muestra en la Fig. 3.

La grfica para los datos de la Tabla 1 se muestra en la Figura 2.

Figura 3. Grfica para datos Tabla 2.

A2. Obtenga la funcin caracterstica de entrada ID vs VGS ajustando VDS para operar en la regin de saturacin

Polarizacin del Transistor JFET y MOSFET LABORATORIO CIRCUITOS ELECTRNICOS I (corriente constante). Mida varios valores ( mnimo 10 pares de datos) y grafquelos. Se grada el valor de VDS > VP, para que el transistor se encuentre en zona de saturacin y solo dependa de VGS: Vds = 8, Idss= 10 [mA], Vp = -4 [V] Tomamos valores de Vgs desde -4 [V] a 0 [V]. TABLA 3. Datos para funcin caracterstica de entrada. VGS [V] -4 -3.5 -3.2 -3 -2.5 -2 -1.5 -1 -0.5 0 ID [mA] 0 1.25 2 2.5 3.75 5 6.25 7.5 8.75 10 Figura 5. Grfica para datos Tabla 4. -2,5 -2 -1,5 -1 -0,5 0 0,23 0,63 1,32 2,163 3,054 4,23

A3. Obtenga los valores reales de Vp e IDSS para el transistor JFET canal N adquirido. El valor real de VP y de IDSS, son los valores donde el transistor esta en saturacin y se hallan as: Si VGS = 0, entonces ID = IDSS. Si ID = 0, entonces VGS = VP. IDSS = 4,23 [mA] , y VP = -4 [V]. Y de manera experimental en la Tabla 4 tenemos que: IDSS = 10 [mA] , y VP = -3.5 [V].

Figura 4. Grfica Datos Tabla 3.

A4. Polarizando el transistor en la regin hmica, tome valores, calcule rDS y grafique rDS vs. VGS. Para hallar el valor resistivo del transistor, se debe tener en cuenta que el transistor debe estar polarizado en la regin hmica. Por esta razn fijamos el Vds en 2 [V], y variaremos Vgs de 0 [V] a 8[V]. Vds = 2 [V], Idss= 10 [mA], Vp = -4 [V] Rds = Vds / Id = 2 / Id Tericamente se obtienen los datos mostrados en la TABLA 5. TABLA 5. Datos Clculo Rds.

Al variar el voltaje Vgs desde desde -4 [V] a 0 [V], y con Vgs = 8 [V], se obtienen los datos experimentales mostrados en la Tabla 4. TABLA 4. Datos Experimentales para funcin caracterstica de entrada. VGS [V] -4 -3,5 -3,2 -2,9 ID [mA] 0 0,003 0,012 0,084

Polarizacin del Transistor JFET y MOSFET LABORATORIO CIRCUITOS ELECTRNICOS I RDSTEO [] 266.67 200 160 133.33 114.28 100 88.89 80 72.72

VGS [V] 0 1 2 3 4 5 6 7 8

ID TEO [mA] 7.5 10 12.5 15 17.5 20 22.5 25 27.5

Al graficar los datos de la Tabla 5 se obtiene la grfica de la Figura 6.

Figura 7. Grfico para Datos Tabla 6. A5. Haga los clculos necesarios e implemente el circuito de polarizacin por divisin de tensin para obtener un punto de operacin lineal con ID = IDSS /2 y VDS = VDD/2. Se implemento el circuito de la Fig. A2 con VDD=12V, R1=2,134k, R2=1k, RS=1K, RD=200.
VDD

R1

RD

Q1 2SK161

Figura 6. Grfico para Datos Tabla 5.

R2

RS

De manera experimental tambin se fija Vds = 2[V] y se varia Vgs de 0[V] a 8[V] y Rds = Vds / Id = 2 / Id, los datos producto de estas mediciones se muestran en la TABLA 6. TABLA 6. Datos Experimentales de Rds. VGS [V] 0 1 2 3 4 5 6 7 8 ID TEO [mA]
6,7818 9,51 10,144 11,412 11,6022 15,216 18,6396 23,458 31,7

Figura A2. Polarizacin por divisor de voltaje.

Al realizar el clculo con los valores reales de Vp e IDSS se obtuvo: Punto de operacin Terico. Punto de operacin 7,19 VDS ID 4,02

RDSTEO []

294,91 210,30 197,16 175,25 172,38 131,44 107,30 85,26 63,09

De manera experimental al realizar el montaje de la Figura A2. Se obtuvo el punto Q presentado a continuacin:

Punto de operacin Terico. Punto de operacin 8,23 VDS

Al graficar los datos de la Tabla 6 se obtiene la grfica de la Figura 7.

Polarizacin del Transistor JFET y MOSFET LABORATORIO CIRCUITOS ELECTRNICOS I ID 5,34

B. Transistor MOSFET
R1
1k

Figura 9. Grfico para datos Tabla 7.

V1
18V

M1(G)

M1
NMOSFET3

Al realizar el montaje de manera experimental con el mismo MOSFET BS170, al aumentar el voltaje VGS la corriente de Dreno media es consignada en la Tabla 8. TABLA 8. Datos Experimentales Funcin de entrada MOSFET VGS[V] ID (Terico) 0 0 0 0,226 0,602 1,529 2,121 2,823 3,743 4,872 6,421

Figura 8. Polarizacin para el MOSFET B.1. Obtenga la funcin caracterstica de entrada ID vs. VGS ajustando VDS para operar en la regin de saturacin (corriente constante). Mida varios valores (mnimo 10 pares de datos) y grafquelos. El transistor usado para el desarrollo de la prctica fue el MOSFET BS170 con VT=2,1V y K=3,1m Se implementa el circuito de la figura 8.V1 se tom a un voltaje alto de 18V (zona de saturacin), una vez fijado este voltaje se procede a incrementar el valor de V GS y se mide la corriente de dreno, los resultados se pueden observa en la tabla 7. TABLA 7. Datos Funcin de entrada MOSFET VGS[V] 0 1,04 2,06 2,14 2,19 2,24 2,27 2,3 2,33 2,36 2,4 ID (Terico) 0 0 0 0,107 0,545 1,319 1,945 2,693 3,561 4,551 6,059

0 1 2 2,1 2,2 2,25 2,3 2,4 2,45 2,5 2,6

Al graficar los datos de la Tabla 8 se obtiene la figura 11

Figura 10. Grfico para datos Tabla 8.

Al graficar los datos de la Tabla 7 se obtiene la figura 10

B.2. Trace la funcin caracterstica de salida ID vs. VDS con VGS > VT. Mida varios valores ( mnimo 10 pares de datos) y grafquelos.

Polarizacin del Transistor JFET y MOSFET LABORATORIO CIRCUITOS ELECTRNICOS I

Se implement el circuito de la figura 9, para este caso se fija el voltaje VGS>VT, se procede a incrementar el voltaje V1 con el fin de aumentar el VDS y se mide la corriente de dreno, los valores son mostrados en la tabla 9. TABLA 9. Datos Funcin de entrada MOSFET VDS[V] 0 0,002 0,008 0,014 0,01 0,02 0,04 0,6 1,2 2 3 ID (Terico) 0 0,242 0,965 1,68 1,20 2,39 4,74 48,47 54,53 54,53 54,53

3,006 3,024 3,042 3,03 3,06 3,12 4,8 6,6 9 12

3,00428 3,9731 4,9312 4,288 5,8826 9,0316 67,6298 75,7502 75,7502 75,7502

Graficando los datos de la tabla 10 se obtiene la funcin caracterstica de salida:

Graficando los datos de la tabla 9 se obtiene la funcin caracterstica de salida:

Figura 12. Funcin caracterstica de salida Experimental Tabla 10.

B3. Obtenga los valores prcticos de VT y la constante K. El voltaje VGS para el cual el transistor comienza a conducir es el denominado VT. El valor de K es la pendiente de la Grafica C vs Id donde c esta dada por: Figura 11. Funcin caracterstica de salida.

De manera experimental se fija el voltaje VGS>VT y se procede a incrementar el voltaje V1 con el fin de aumentar el VDS y se mide la corriente de dreno, estas medidas son consignadas en la tabla 10.

En la tabla 9 se muestra los datos obtenidos de C. TABLA 11. Datos tericos para hallar K. C[V2]

Id [mA] 2,06 3 4,03 5,12

TABLA 10. Datos Experimentales funcin de entrada MOSFET VDS[V] ID(mA) (Experimental)

0,0064 0,0169 0,0324 0,0441

Polarizacin del Transistor JFET y MOSFET LABORATORIO CIRCUITOS ELECTRNICOS I 0,0576 0,0729 0,09 0,1156 6,05 7,09 8 9,35

Figura 14. Datos linealizados Experimentales para obtener K A partir de la grafica el valor de K es K=67,33.

B4. Desarrollar un Circuito Comparador Empleando la caracterstica del MOSFET de no conducir para VGS menores a VGS(Th). Se implement un circuito que opera como comparador, de tal forma que si una seal de entrada supera una seal de referencia (fija, pero ajustable), debe producir una salida alta o baja y si es menor entonces genera una respuesta opuesta. El circuito para implementar el comparador, se muestra en la siguiente figura 13. Figura 13. Datos linealizados teoricos para obtener K Se puede obtener el valor de la constante K a partir de la grfica de la figura 12. K=67,33. Con los datos experimentales tambin se procedi a Graficar C vs Id, los datos de C vs Id se encuentran en la tabla 12. TABLA 12. Datos experimentares para hallar K. C[V2]

Id [mA]

1,14 1,15 1,17 1,18 1,20 1,22 1,24 1,27

3,01 4,24 5,59 7,02 8,24 9,61 10,80 12,58

Figura 15 Comparador con MOSFET. Ahora al realizar la respectiva simulacin del circuito se obtiene el montaje de la Figura A14.
D1 D1N4004 V1 R2 1k V2 4Vdc R4 1k M2 M2SK700 R3 1k 12Vdc

Figura A14.: Circuito comparador simulacin La grfica obtenida de la simulacin de se muestra en la Figura A15.

Polarizacin del Transistor JFET y MOSFET LABORATORIO CIRCUITOS ELECTRNICOS I

En la cual finalmente se logra corroborar que despus de 3,46v el valor de la corriente cambia abruptamente, segn lo dispuesto con el propsito del circuito comparador, en donde se impuso que para valores mayores a este la salida fuera mxima, y en los casos opuestos la respuesta fuera nula.

CONCLUSIONES En los JFET, el valor de la corriente de dreno Id, es proporcional a la diferencia entre Vgs y Vp. Luego, cuanto mayor sea Vgs - Vp, mayor ser la la corriente obtenida. Figura A15.Resultados simulacin. En la grfica anterior se pueden observar que el punto de quiebre: 2,89[V] hace alusin al primer cambio que se genera en el circuito, esto es cuando el voltaje de V2 supera el VG(off) del dispositivo BS170. Segn el fabricante este valor debe ser alrededor de 3,5 [V]. En un JFET canal N la corriente crece proporcionalmente a una tensin VDS. Sin embargo este crecimiento no depende ms de VDS cuando se llega a VDSAT. Despus, se trabaja en la regin de saturacin en la que las variaciones de ID slo dependen de VGS. Los dispositivos JFET y MOSFET son bastante delicados, as que se debe tener mucho cuidado en su manejo. Las curvas caractersticas obtenidas experimentalmente presentan el comportamiento esperado con el modelo terico, las diferencias en los datos se presentan por lo rangos de los parmetros especificados en el datasheet. El valor de la constante K no es proporcionado en el datasheet, lo cual no nos permite comparar el terico y el simulado con uno real.

Los datos obtenidos en el laboratorio fueron: V (volts) 0 1,1 2,13 3,46 4 5,09 6,03 7,21 8,01 9,07 10,12 11,13 ID (mA) 0 0,2 0,2 0,27 9,85 11,11 11,13 11,13 11,13 11,14 11,14 11,16

REFERENCIAS.
[1] Millman J., Halkias C., (2001). Dispositivos y Circuitos Electrnicos, Madrid: Pirmide. [3] Tocci R., (1987). Dispositivos y Circutos electrnicos, Mxico: INTERAMERICANA. [4] Robert L Boylestad (1992) Electrnica: teora de circuitos y dispositivos electrnicos, sexta edicin, paginas 114-215 [5] Albert Paul Malvino (1989).Principios de electrnica, tercera edicin, Pginas 55-131 [6] Gua de prcticas de Laboratorio de Circuitos Electrnicos, Universidad del Valle. http://ccpot.galeon.com/enlaces1737099.html (Abril 11 de 2009) http://www.slideshare.net/mdovale/mosfet-jfet( Abril 13 de 2009)

Tabla 13: Datos obtenidos para VDS=12V

La grafica resultante en el laboratorio es:

Figura A16: Circuito comparador con MOSFET