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CIRCUITOS SECUENCIALES REALIZADO POR: CHRISTIAN ALVAREZ MIGUEL CAJAS CRISITAN GRANDA DIEGO ANGULO
CIRCUITOS SECUENCIALES
Es un circuito con memoria.
Una FPGA esta compuesta por una matriz de bloques lgicos configurables CLB, rodeada por un anillo de bloques de E/S, adems contiene bloques de memoria, generadores de reloj, bferes tri-estado, etc. Un bloque CLB tpico contiene dos o ms generadores de funciones denominados LUT, adems de multiplexores programables, y biestables. La operacin del sistema depende de una secuencia de transferencias en tres registros: sumadores, memorias y otras unidades funcionales. El sistema esta descrito en trminos de elementos lgicos tales como compuertas lgicas, biestables, y sus interconexiones. La prueba de los circuitos secuenciales es ms fcil que la de los circuitos combinacionales.
Lgica de Siguiente Estado: lgica combinacional que utiliza la entrada externa y el estado interno para determinar el nuevo valor del registro.
Lgica de Salida: lgica combinacional que genera la seal de salida. Clave del diseo: separar la parte de memoria del resto del sistema.
Xilinx va a intentar satisfacer estos requerimientos y luego en el Design Summary podemos ver si fueron o no alcanzados.
DESARROLLO DE CDIGO
La clave del diseo es separar los elementos de memoria. Los bloques de la lgica del siguiente estado y lgica de salida son combinacionales. Segn las caractersticas de la lgica del siguiente estado, podemos caracterizar a los circuitos secuenciales
DETECCIN DE FLANCO
Sirve para que un proceso slo se ejecute en determinados flancos de reloj de una o varias seales de entrada. Se indica en la lista de sensibilidad de un proceso mediante un prefijo a la seal:
FLIP-FLOP D (D FF)
Es el elemento de estado ms elemental en un circuito secuencial. Funcionamiento: El valor de la seal d es muestreado en el flanco ascendente de la seal clk y almacenado en el FF. Tambin puede tener una seal asncrona reset. Un D FF permite almacenar un bit. Una coleccin de DFF pueden agruparse para almacenar varios bits: esta coleccin se llama registro.
MDULO DISP_MUX
Para reducir el nmero de patitas de E/S, los cuatro displays de 7 segmentos comparten las 8 seales para iluminar los segmentos. Para poder iluminar los LEDs se necesita un circuito que multiplexe las seales en el tiempo, y cuya velocidad de refresco sea suficientemente alta como para que el ojo humano no perciba la multiplexacin.
El mdulo disp_mux est basado en un contador mdulo 218. Los dos bits mas altos del contador se usan para habilitar cada uno de los LEDs. (es decir, 00 habilitan LED0, 01 habilitan LED1, etc).
Como el reloj de la FPGA funciona a 50 MHz, la frecuencia de refresco de cada LED es de 800 Hz.
MDULO DISP_MUX
FSM
Se representa mediante Diagramas de Estado (State Diagram) o bien mediante ASM (Algorithmic State Machine Chart). En cualquier caso, la implementacin es como en el caso de los circuitos secuenciales regulares: se separa el registro de estado y se realiza la logica combinatoria para la funcin del estado siguiente y la salida.
MQUINAS DE ESTADO
Mquina de Moore es aquella FSM donde las salidas son solo funcin del estado Mquina de Mealy es aquella FSM donde las salidas son funcin del estado y de la
entrada externa.
Ambas mquinas solo difieren en la funcin de salida. Una FSM compleja puede contener los dos tipos de salidas.