Ao de la Inversin para el Desarrollo Rural y la Seguridad Alimentaria

INFORME PREVIO - LABORATORIO N 11

TEMA: AMPLIFICADOR CON TRANSISTOR FET
PROFESOR: Lpez Arambur Fernando

CURSO: Laboratorio de Electrnica I EE441-M

ESTUDIANTE: Santos Caari, Flix V. 20090150A

ESPECIALIDAD: Ingeniera Elctrica











FACULTAD DE INGENIERA ELCTRICA Y ELECTRNICA
21 de noviembre del 2013

OBJETIVOS
Analizar la polarizacin de transistores Unipolares y familiarizarse con los cuidados al utilizar
estos dispositivos, trazar las rectas de carga, transferencia y verificar la ganancia de tensin.
FUNDAMENTO TERICO
El desempeo del transistor de efecto de campo (FET, field-effect transistor) propuesto por W. Shockley
en 1952, es diferente del desempeo del BJT. El parmetro de control para un FET es la tensin en vez de
la corriente.
El FET es un dispositivo unipolar, ya que la corriente existe tanto en forma de electrones como de huecos.
En un FET de canal n, la corriente se debe a los electrones, mientras que un FET de canal p, se deben a
los huecos. Ambos tipos de FET se controlan por una tensin entre la compuerta y la fuente.
Al comparar el FET con el BJT se aprecia que el drenaje(D) es anlogo al colector, en tanto que la fuente(S)
es anloga al emisor. Un tercer contacto, la compuerta(G) , es anlogo a la base. La fuente y el drenaje de
un FET se pueden intercambiar sin afectar la operacin del transistor.
Operacin y Construccin del JFET
Al igual que el BJT, el fet es un dispositivo de tres terminales, pero slo tiene una unin pn en vez de dos,
como en el BJT. En la figura 1 se muestra un esquema de la estructura fsica del JFET.
El JFET de canal n, mostrado en la figura 1(a), se construye utilizando una cinta de material de tipo n, con
dos materiales de tipo p difundidos en ella, uno en cada lado. El JFET de canal p tiene una cinta de material
de tipo p con dos materiales de tipo n difundidos en ella, como se muestra en la figura 1(b).

Figura 1
Para entender la operacin del JFET, se conecta el JFET de canal n de la figura 1(a) a un circuito externo.
Se aplica una fuente de tensin, VDD, al drenaje (sta es anloga a la fuente de tensin VCC para el BJT) y
se enva a tierra. Una fuente de tensin de compuerta, VGG , se aplica a la compuerta (aqulla anloga a la
VBB para el BJT) y se puede observar en la figura2(a).

Figura 2
VDD proporciona una tensin drenaje a fuente, VDS, que provoca una corriente de drenaje, id, del drenaje
a la fuente. La corriente de drenaje, id, que es idntica a la corriente de la fuente, existe en el canal
rodeado por la compuerta de tipo p. La tensin compuerta a fuente, VGS, que es igual a -VGG (obsrvese
la figura 2(a)), crea una regin desrtica en el canal, que reduce el ancho de este y por tanto aumenta la
resistencia entre drenaje y fuente. Como la unin compuerta-fuente est polarizada en inverso, el
resultado es una corriente de compuerta nula.
Considrese la operacin de un JFET con VGS = 0, como se muestra en la figura 2(b). La corriente de drenaje,
iD, a travs del canal n del drenaje a la fuente, provoca una cada de tensin a lo largo del canal, con el
potencial ms alto en la unin drenaje-compuerta. Esta tensin positiva en la unin drenaje-fuente
polariza en inverso la unin pn y produce una regin desrtica, como se muestra en el rea sombrada en
la figura 2(b). Cuando se incrementa VDS, tambin aumenta la corriente de drenaje, iD, como se muestra
en la figura 3. El resultado de esta accin es un aumento de la regin desrtica y dela resistencia del canal
entre el drenaje y la fuente. Conforme aumenta VDS ms all de este punto, id permanece constante.





Figura 3
Caracterstica de transferencia del JFET.
De gran valor en el diseo con JFET es la caracterstica de transferencia, que es una grfica de la corriente
de drenaje, id, como funcin de la tensin compuerta a fuente, VGS , por encima del estrangulamiento. Se
grfica con VDS igual a una constante, aunque la caracterstica de transferencia es en esencia
independiente de VDS . Esto se puede ver a partir de las curvas iD-VDS de la figura 4, donde cada curva se
vuelve plana para los valores de VDS>Vp. Cada curva tiene un punto de saturacin diferente.

Figura 4
En la figura 5, se muestran las caracterstica de transferencia y las caractersticas iD- VGS para un JFET de
canal n. Se grafican con el eje iD comn. Las caractersticas de transferencia se pueden obtener de una
extensin de las curvas iD-vDS. Un mtodo til de determinar la caracterstica de transferencia es con ayuda
de la siguiente relacin:
iD / IDSS ~ ( 1 - vGS / vp )
2
............(1)



Por tanto, slo se necesita conocer IDSS y Vp y toda la caracterstica queda determinada.

Figura 5
Las hojas de datos de los fabricantes a menudo dan estos parmetros, por lo que se puede construir la
caracterstica de transferencia o utilizar la ecuacin anterior directamente. Ntese que iD se satura (es
decir, se vuelve constante) conforme vDS excede la tensin necesaria para vDS excede la tensin necesaria
para que el canal estrangule. Esto puede expresar como una ecuacin para vDS(sat) para cada curva, como
sigue:
vDS(sat) = vGS + VP
Conforme vGS se vuelve ms negativo, el estrangulamiento se produce a menores valores de vDS y la
corriente de saturacin se vuelve ms pequea. La regin til para operacin lineal es por arriba del
estrangulamiento y por debajo de la tensin de ruptura. En esta regin de acuerdo a la ecuacin (1) o con
la caracterstica de transferencia. Las curvas caractersticas de transferencia e iD- vGS para el JFET, que
muestra en la figura 5. El FET es un dispositivo controlado por tensin, mientras que el BJT se controla por
corriente. El parmetro de control para el FET es la tensin compuerta-fuente en lugar de la corriente de
base, como en el BJT.
La tensin de ruptura es funcin de vGS as como de vDS. Conforme aumenta la magnitud de la tensin
entre compuerta y fuente (ms negativa para el canal n y ms positiva para el canal p), disminuye la
tensin de ruptura. Con vGS = vp, la corriente de drenaje es cero (excepto por una pequea corriente de
fuga), y con vGS = 0, la corriente de drenaje se satura a un valor: iD = IDSS
donde IDSS es la corriente de saturacin drenaje a fuente.
Entre el estrangulamiento y la ruptura, la corriente de drenaje est saturada y no cambia
significativamente como funcin de vDS. La corriente de saturacin drenaje a fuente, IDSS, es funcin de la
temperatura:
IDSS = K.T
- 3/2

donde K es una constante. La tensin de estrangulamiento es una funcin aproximadamente lineal de la
temperatura; por lo tanto:
AVP = - KP.AT
donde KP ~ 2 mV/C.


MATERIAL Y EQUIPO.
- 1 Osciloscopio.
- 1 Multimetro.
- 1 Fuente DC.
- 1 Generador.
- 1 Protoboard.
- Transistor JFET : 2N5485 2N5486 (canal N)
- Resistencias : 1M, 33K, 10K, 10K, 5.6K, 3.3K, 1K (1/4W)
- Condensadores : 0.1uF, 10uF, 22uF (16V)

PROCEDIMIENTO
1). Armar el circuito de la figura 1.

Figura 1
2). Teniendo cuidado de verificar la conexin del JFET, medir el punto de operacin tomando las tensiones
de los terminales del transistor respecto a tierra, las corrientes tomadas en forma indirecta (VRs / Irs). No
tomar entre terminales del dispositivo, ni medir las resistencias internas con el multimetro, pues se
pueden exceder las corrientes permitidas en directa conociendo que trabaja con el Gate polarizado en
inversa.

Cto. Orig. Rs = 1K Rs = 5.6K Rs = 3.3K y R3 = 5.6K
Vd
Vs
Vg

3). Con el ckto. original, aplicar una seal senoidal de 20mV (pico) a una frecuencia de 1khz y determinar,
la ganancia de tensin midiendo la salida Vo = ...................

4). Aumentar el nivel de Vi hasta observar una distorsin en la seal de salida Vo. La deformacin no debe
llegar a recortes de la seal. Sino hasta apreciar una alineacin, deformando las ondulaciones positivas y
negativas en distinta proporcin Voms = ...................
5). Manteniendo Vi constante, variar la frecuencia del generador llenando la tabla adjunta.
f (Hz) 50 100 200 500 1K 2K 5K 10K 20K 50K 100K 200K 500K
Vo

(verificar en cada medicin que Vi , NO VARE)
6). Retirar el condensador C1=22uF y determinar la ganancia de tensin. (Vo/Vi) = AV =.......

PREGUNTAS DEL INFORME PREVIO
1). Obtener de los manuales, informacin sobre los dispositivos a utilizar y presentar los datos ms
importantes.
Hoja de especificaciones del Transistor 2N5485.
JFET canal n (UHF/VHF) amplificador de alta frecuencia, 4 dB mximo a 400 MHz.
Transconductancia (valor tpico) ............................................................................... 4000 uO
-1

Voltaje de ruptura (VDS = Vpo) ..................................................................................... 25 V
Corriente IDSS .................................................................................................. IDSS(min) = 4 mA
IDSS(mx) = 10 mA
VGS(mx) Vpo (voltaje en corto circuito) .......................................................................... 4V
Potencia mxima .......................................................................................................... 310 mW

Especificaciones del transistor FET 2N5485
2). Resolver tericamente el circuito propuesto, obteniendo la ganancia en pequea seal y usando los
parmetros respectivos.
Anlisis del circuito JFET
Conocemos: IDSS(min)=4mA, IDSS(mx)=10 mA, Vp=4V.
Trabajando los dos valores:

* Para IDSS(min) = 4 mA, calculando el punto Q, de donde
hallaremos gm
==> VGSQ = - Rs.IDQ = -3.3IDQ y tamben
IDQ = IDSS. ( 1 - VGSQ / Vp )
2
= ( 1 - (-3.3IDQ/-VP))
2

IDQ
2
- 5.22 IDQ + 1.469 = 0
de donde IDQ = 4.9169 mA y IDQ = 0.2938 mA
Como IDSS = 4mA descartamos 4.9169mA.
VGSQ = -3.3 * 0.2988 = - 0.986 V

==> gm = c IDS / cVGS = -2IDSS / Vp (1 - VGSQ / Vp) = (4(2)/-(-4)).(1-(-0.986)/(-4))
==> gm = 1.507 ms

==> AV = (-RDRL)/(Rsca+ 1/gm ) = -11.55
==> Ai = AV.Ri / RL = -11.56* 10
6
/ 33.10
3
= - 350.26

* Para IDSS(max) = 8mA, calculando el punto Q, de donde hallaremos gm.
==> VGSQ = - Rs.IDQ = -3.3IDQ y tambin
IDQ = IDSS. ( 1 - VGSQ / Vp )
2
= ( 1 - (-3.3IDQ/-4))
2

IDQ
2
- 5.032IDQ + 1.469 = 0
IDQ = 0.31117 mA
VGSQ = -3.3 * 0.331117 = - 1.02686 V
==> gm = c IDS / cVGS = -2IDSS / Vp (1 - VGSQ / Vp) = (2(8)/(4)).(1-(-1.02686)/(-4))
==> gm = 2.973 ms
==> AV = (-RDRL)/(Rsca+ 1/gm ) = 22.80
==> Ai = AV.Ri / RL = 22.80* 10
6
/ 33.10
3
= 690.99

BIBLIOGRAFA.
1) Manual de Laboratorio de Circuitos Electrnicos I. Universidad Nacional de Ingeniera. Facultad de
Ingeniera Elctrica y Electrnica.
2) Diseo Electrnico. Circuitos y Sistemas. Savant / Roden / Carpenter. Segunda edicin. 1992.