Tarea Domiciliaria

UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS
FACULTAD DE INGENIERA ELECTRNICA, ELCTRICA Y TELECOMUNICACIONES

PRIMERA TAREA DOMICILIARIA DE CIRCUITOS DIGITALES II

1. Para el circuito siguiente, determinar:

a) Ecuacin caracterstica

b) Tabla de habilitacin

c) Tabla de verdad

SOLUCIN

Analizaremos primero el funcionamiento de los pines Clear, Preset, y Clock:

Clear (C).- Est directamente a la entrada de una AND, lo cual nos da a entender que un nivel
bajo, volver 0 la salida, en cambio un nivel alto har que la salida dependa del latch previo.
Por tanto, este pin es de reseteo (vuelve 0 la salida ), y es activa a nivel bajo.

Preset (P).- Similarmente, est a la entrada de una AND. Un nivel bajo es este pin llevar a 0
la salida , y si Clear est en nivel alto, llevar a 1 la salida (debido a la realimentacin
hacia el latch). Por tanto, este pin es de inicializacin, y como se ha visto, es activa tambin
a nivel bajo.

Clock (CLK).- Este pin ahora est a la entrada de 2 NAND. Un nivel bajo (o tambin un flanco
de bajada) har intiles las seales en N o M, mientras que un nivel alto (o flanco de subida)
permitir que lo que ocurra en N y M pase al latch. Por tanto, este circuito trabaja en el nivel
alto del clock, o, en el flanco de subida.

De lo anterior concluimos que el circuito es un Flip-Flop NM, con entradas Preset y Clear
activas en bajo, con disparo (clock) en nivel alto.

Analicemos su trabajo frente a seales en N y M. Para esto, empleemos una tabla de los
posibles cuadros que se presentaran durante el funcionamiento, y como ejemplo
tomaremos el cuarto caso, el resto ser de procedimiento anlogo.
PROF. DARO UTRILLA SALAZAR


Para el cuarto caso, asumimos un estado inicial de 1 en
, y con N en 0 y M en 1, y vemos
en el grfico las respuestas en cada parte, al final, los estados cambian, y
+1
toma el valor
de 0, lo que inmediatamente vuelve a
+1
a 1. El resultado del resto de posibles escenarios
se visualiza en la tabla. Cabe notar los 2 ltimos estados donde se aprecia NP, esto es porque
las salidas no son complementadas (Flip-Flop oscilante) y se rompe la regla, por tanto se
considera un estado No Posible.

Con la tabla llena, se procede a conformar la ecuacin caracterstica, con ayuda del Mapa de
Karnaugh:

Ahora se forma la tabla de habilitacin:

+

0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 NP
1 1 1 NP

0
1
1
1
0
1 0
1
0 1
1
1
0
1
1
1
00 01 11 10
0 X 1
1 1 X 1

NM
Qn
+
= +

+

0 0
0 0
0 1
0 1 1 0
1 0 0 1
1 1
0 0
1 0

+

0 0 0 X
0 1 1 0
1 0 0 1
1 1 X 0



+

+

0 0 X X X 1 1
0 1 X X X 1 0
1 0 X X X 0 1
1 1 0 0

1 1 0 1

1 0
1 1 1 0

0 1
1 1 1 1

FUNCIN
0 0 FF-MN FF-JK
0 1 FF-D FF-MN
1 0 FF-T FF-MN
1 1 FF-JK FF-MN

Finalmente, la tabla de verdad se desprende usando un poco de lgica sobre la primera tabla
formada, en determinar en qu parte los estados se mantienen, adems, sobre el
funcionamiento de los pines C, P, y CLK, sin olvidar los estados no posibles:

2. Dado el Flip-Flop MN, analice su funcionamiento y desarrolle las funciones
indicadas en la tabla adjunta.

SOLUCIN

Tras haber visto los conceptos preliminares, se abordar directamente lo solicitado.

Para realizar las conversiones de FF a otro, se requiere trabajar con las tablas de habilitacin.
Slo faltara elaborar la del FF-MN, puesto que del resto ya son conocidas. En base a la tabla
de verdad:

+

0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1

+

+

0 0 X X X NP NP
0 1 X X X 1 0
1 0 X X X 0 1
1 1 0 0

1 1 0 1

0 1
1 1 1 0

1 0
1 1 1 1

NP NP

+

0 0
1 0
1 1
0 1
0 0
0 1
1 0
0 0
1 0
1 1
0 1
1 1

+

0 0 1 X
0 1 0 X
1 0 X 0
1 1 X 1


A continuacin, como referencia, se muestran las tablas de habilitacin del resto de Flip-
Flops:

La conversin se efecta comparando la tabla de habilitacin desarrollada del Flip-Flop a
obtener con respecto a la tabla de habilitacin simplificada del Flip-Flop a convertir, y luego
haciendo mapa de Karnaugh para los arreglos combinaciones a cada entrada.

Para el caso FF-MN a FF-JK:

Ahora, de FF-D a FF-MN

FF-T a FF-MN

+

0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0

+

0 0 0
0 1 1
1 0 0
1 1 1

+

0 0 0
0 1 1
1 0 1
1 1 0

00 01 11 10
0 1 1
1 X X X X

JK
Qn
00 01 11 10
0 X X X X
1 1 1

JK
Qn
=
=

+

0 0 0 0 1 X
0 0 1 1 X 1
0 1 0 0 1 X
0 1 1 0 X 0
1 0 0 1 0 X
1 0 1 1 X 1
1 1 0 1 0 X
1 1 1 0 X 0

00 01 11 10
0 1 1
1 1 1

MN
Qn
=

+

0 0 0 1 1
0 0 1 0 0
0 1 0 1 1
0 1 1 1 1
1 0 0 0 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1

00 01 11 10
0 1 1
1 1 1

MN
Qn
=

+

0 0 0 1 1
0 0 1 0 1
0 1 0 1 1
0 1 1 1 0
1 0 0 0 0
1 0 1 0 1
1 1 0 0 0
1 1 1 1 0


FF-JK a FF-MN

Con las ecuaciones listas se procede a armar el circuito final:

Se aprecian las entradas laterales izquierdas como las entradas comunes para los Flip-Flops.
Los arreglos lgicos se encuentran inmediatamente despus para las entradas de cada FF a
convertir.

Las salidas van hacia un multiplexor doble de 4 a 1, el cual segn los bits de seleccin, tomar
un par de sus entradas, correspondientes a las salidas Qn y ~Qn de cada FF, y las llevar a la
salida. La circuitera adicional tambin est presente en la alimentacin de los pines P, C y
Clock. Se obvia la codificacin de los CIs para no sobrecargar el grfico.
00 01 11 10
0 1 1
1 X X X X

MN
Qn
00 01 11 10
0 X X X X
1 1 1

MN
Qn
=
=

+

0 0 0 1 1 X
0 0 1 0 X 1
0 1 0 1 1 X
0 1 1 1 X 0
1 0 0 0 0 X
1 0 1 0 X 1
1 1 0 0 0 X
1 1 1 1 X 0


3. Se tiene un sistema digital compuesto por los bloques B1, B2, B3; cuyas seales de
salida se muestran a continuacin. Disear los circuitos digitales de los bloques B1,
B2 y B3.

SOLUCIN

Si analizamos los estados del grfico mostrado llegamos a la siguiente tabla:

Un circuito secuencial sera la primera opcin para atacar el problema, pero salta a la vista
un detalle importante: hay un estado repetido. El estado6, va al 7 y de all regresa al 6,
pero ahora va al 3. Si se hace el anlisis, se tendr un circuito q haga la secuencia 6-7-6-
7, o bien 6-3-0-1-6-3-0.

Como no queda muy clara una alternativa mejor, se efectuar un pequeo ajuste para
forzar la salida deseada: una cuarta seal S0, as se evita el estado repetido. Ntese que las
salidas S3 a S1 permanecen intactas:

A continuacin se efecta el anlisis secuencial con las tablas de estados y de los Flip-Flops.
En este caso se usarn 3 FF-JKs, debido a que con otros (como el D) las conexiones se hacen
muy engorrosas:

0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
1 1 1 1 0 0 1 1 1 1 0 0 1 1 1 1
1 1 1 0 0 0 1 1 1 0 0 0 1 1 1 0
.
1 1 0 6
1 1 1 7
1 1 0 6
0 1 1 3
0 0 0 0
0 0 1 1

.
1 1 0 0 12
1 1 1 0 14
1 1 0 1 13
0 1 1 0 6
0 0 0 0 0
0 0 1 0 2



Se harn los mapas de Karnaugh para J3, K3, J2, K2 y J0, debido a que J1, K1 y K0 pueden ser
llevados a 1 sin ningn problema. Las X rojas son los estados que no se presentan en la
primera tabla vista, como el 1, 3, 4, 5, 10, 11, 15:

La implementacin se muestra a continuacin:

00 01 11 10
00 X X
01 X X 1 X
11 X X X X
10 X X X

Q3 Q2
Q1 Q0

Q3 Q2 Q1 Q0 Q3* Q2* Q1* Q0* J3 K3 J2 K2 J1 K1 J0 K0
1 1 0 0 1 1 1 0 X 0 X 0 1 X 0 X
1 1 1 0 1 1 0 1 X 0 X 0 X 1 1 X
1 1 0 1 0 1 1 0 X 1 X 0 1 X X 1
0 1 1 0 0 0 0 0 0 X X 1 X 1 0 X
0 0 0 0 0 0 1 0 0 X 0 X 1 X 0 X
0 0 1 0 1 1 0 0 1 X 1 X X 1 0 X

00 01 11 10
00 X X X
01 X X X X
11 X X X X
10 1 X X

Q3 Q2
Q1 Q0

00 01 11 10
00 X X X
01 X X X X
11 X X X X
10 1 X X X

Q3 Q2
Q1 Q0

00 01 11 10
00 X X X
01 X X X
11 X X X X
10 X 1 X

Q3 Q2
Q1 Q0

00 01 11 10
00 X X
01 X X X X
11 X X X X
10 1 X

Q3 Q2
Q1 Q0


Hay que notar algo interesante, y es que para que el circuito inicie de una cuenta de 6, se
han usado los pines P y C de los Flip-Flops para que su estado inicial sea el mencionado (1100,
descartando el bit de JK0, 110 = 6). Por otro lado, los FFs JK0 y JK1 vendran a ser el primer
bloque, el FF JK2 sera el segundo bloque, y el JK3 sera el tercer bloque. Si no considerramos
las conexiones de Clock, ni de P y C, se aprecia mejor la distribucin de bloques:

La compuerta NOT no vista en el primer grfico es aadida simplemente para hacer que la
seal S2 entre al bloque 3.

La simulacin termina este problema. Se aprecia que slo se toman las salidas de los FFs JK1
al JK3, no del JK0, que como vimos, solo era para una pequea ayuda:

JK1
2Q
~2Q
~2PR
2K
~2CLR
2J
2CLK
JK2
2Q
~2Q
~2PR
2K
~2CLR
2J
2CLK
JK3
2Q
~2Q
~2PR
2K
~2CLR
2J
2CLK
JK0
2Q
~2Q
~2PR
2K
~2CLR
2J
2CLK
VCC
5V
GND
Clock
VCC
5V
VCC
5V
S1 S2 S3
XSC1
A B C D
G
T

4. Disear un circuito digital, que permita determinar los resultados de una
competencia atltica, en el cual participan 8 personas por vez. El circuito digital, al
final de la competencia debe mostrar los resultados en dos displays.

Display 1: Orden de llegada de cada competidor.
Display 2: Cdigo de competidor.

7
4
L
S
1
9
4
D
ABCDS
L
Q
A
Q
B
Q
C
Q
D
S
R
~
C
L
R
S
0
S
1C
L
K
7
4
L
S
1
9
4
D
ABCDS
L
Q
A
Q
B
Q
C
Q
D
S
R
~
C
L
R
S
0
S
1C
L
K
7
4
L
S
1
9
4
D
ABCDS
L
Q
A
Q
B
Q
C
Q
D
S
R
~
C
L
R
S
0
S
1C
L
K
7
4
L
S
1
9
4
D
ABCDS
L
Q
A
Q
B
Q
C
Q
D
S
R
~
C
L
R
S
0
S
1C
L
K
7
4
L
S
1
9
4
D
ABCDS
L
Q
A
Q
B
Q
C
Q
D
S
R
~
C
L
R
S
0
S
1C
L
K
7
4
L
S
1
9
4
D
ABCDS
L
Q
A
Q
B
Q
C
Q
D
S
R
~
C
L
R
S
0
S
1C
L
K
7
4
L
S
1
9
4
D
ABCDS
L
Q
A
Q
B
Q
C
Q
D
S
R
~
C
L
R
S
0
S
1C
L
K
7
4
L
S
1
9
4
D
ABCDS
L
Q
A
Q
B
Q
C
Q
D
S
R
~
C
L
R
S
0
S
1C
L
K
7
4
L
S
1
4
7
D ABCD
345 2 18 7 69
V
C
C
5
V
G
N
D
G
N
D
V
C
C
5
V
ABCD
O
A
O
D
O
E
O
F
O
C
O
B
O
G
~
L
T
~
R
B
I
~
B
I
/
R
B
O
A
B
C
D
E
F
G
C
A
V
C
C
5
V
7
4
L
S
1
9
3
D
ABCDU
P
Q
A
Q
B
Q
C
Q
D
D
O
W
N
~
L
O
A
D
~
B
O
~
C
O
C
L
R
ABCD
O
A
O
D
O
E
O
F
O
C
O
B
O
G
~
L
T
~
R
B
I
~
B
I
/
R
B
O
A
B
C
D
E
F
G
C
A
V
C
C
5
V
G
N
D
V
C
C
5
V
G
N
D
L
M
5
5
5
C
M
G
N
D
D
I
S
O
U
T
R
S
T
V
C
C
T
H
R
C
O
N
T
R
I
G
N
D
P
U
E
S
T
O
C
A
R
R
I
L
C
A
R
R
I
L

1
C
A
R
R
I
L

2
C
A
R
R
I
L

3
C
A
R
R
I
L

4
C
A
R
R
I
L

5
C
A
R
R
I
L

6
C
A
R
R
I
L

7
C
A
R
R
I
L

8
I
m
p
l
e
m
e
n
t
a
c
i
n

f
i
n
a
l

d
e
l

c
i
r
c
u
i
t
o

S
O
L
U
C
I
N


Al ser ste un circuito muy denso, se procede a explicar su funcionamiento:

En primer lugar, los carriles determinarn el cdigo del competidor, vale recalcar, corredor
en carril 1, ser el participante cdigo 1, etc.

Cada meta tiene un pulsador que se activar cuando el corredor llegue. Inmediatamente
llegue el competidor, se activarn en bajo las salidas del codificador decimal a BCD 74147,
segn el carril de llegada, si llega el participante en carril 1, se mostrar 1110 en la salida
del codificador, si es del carril 3, la salida ser 1100, y as.

Estas salidas, para hacerlas compatibles con nuestros prximos registros, pasan por una serie
de inversores, los cuales aparte de llevar el dato al registro, tambin van a unas compuertas
OR, las cuales estn encargadas de activar un pulso el Clock de los registros. Esto a partir de
que no importa cul lugar sea el que llegue, ser diferente de cero la seal, y podemos tomar
ese pulso positivo como Clock para los registros. Adems con esto aseguramos que cada vez
que llegue un competidor, el dato pase de registro a registro (por eso 8 registros) hasta que
culminen todos. Se usan registros universales 74194 con sus pines auxiliares configurados
como registro de carga paralela, salida paralela.

Al final de la carrera, el ltimo registro, aparte de estar conectado a su clsico 7447 para la
muestra en display, por medio de otro arreglo de compuertas OR lleva un pulso hacia la
patilla de reset del timer 555. Esto con la finalidad de que cuando todos los competidores
lleguen, el timer se libere y enve su Clock de salida ahora al contador 74193 y a su vez, por
medio de otra OR, directamente al Clock de los registros. El resultado ser que los registros
irn corriendo los datos almacenados a la par con la cuenta del contador, cuya salida est
tambin a un 7447 y a su display correspondiente. Cabe tambin mencionar que el contador
tiene su circuito externo de reseteo cuando la cuenta quiera pasar a 9, donde
inmediatamente regresa a cero, a la par los registros estn vacos.

Una gran desventaja de este circuito es que los resultados solo se podrn visualizar una sola
vez, aunque como provecho de esto se puede decir que cuando se vacen los registros, el
timer de nuevo de inhabilitar, dejando el circuito listo para otra competicin, sin hacer
otro ajuste de reseteo externo.

5. Para el circuito mostrado graficar las salidas

a)
= ()
b)
= ()

Considerando f= 10 Hz


SOLUCIN

Analizaremos el circuito en base a las entradas de los FFs D. Las funciones de entrada son:

=
1

2

=
1

Sabemos que el estado siguiente de un FF D es igual al dato que presente en su entrada, as
que haremos una tabla tomando como ejemplo el primer caso, cuando los 2 FF estn
reseteados por el circuito externo:

Ya sabiendo que la secuencia ser repetitiva, se proceder a la simulacin para la
confirmacin de las seales de salida deducidas:

6. Disear un circuito digital que permita realizar la transferencia de datos entre 4
registros A, B, C y D cada uno de 4 bits.

SOLUCIN

Este es otro circuito pesado en implementacin. Se debe considerar que un dato debe pasar
a la vez por registro, y q por medio de controles, elegir su traslado hacia otro registro. Debe
haber tambin control de reset maestro y seal de clock manual. La implementacin a
continuacin ser abordada lneas ms abajo:
0
0
0
1
0 1
0 0

0 1 0 0
0 0 1 0

2

0 1 0 0 1 0 0
0 0 1 0 0 1 0
Clock
Q1
Q2



7
4
L
S
1
9
4
D
ABCDS
L
Q
A
Q
B
Q
C
Q
D
S
R
~
C
L
R
S
0
S
1C
L
K
V
C
C
5
V
G
N
D
G
N
D
V
C
C
5
V
G
N
D
V
C
C
5
V
7
4
L
S
1
5
3
D
2
Y
2
C
0
2
C
1
2
C
2
2
C
3
AB~
1
G
1
Y
1
C
0
1
C
1
1
C
2
1
C
3
~
2
G
1
Y
1
1
Y
2
1
Y
3
1
Y
4
1
A
1
1
A
2
1
A
3
1
A
4
~
1
G
7
4
L
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2
4
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N
1
Y
1
1
Y
2
1
Y
3
1
Y
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A
1
1
A
2
1
A
3
1
A
4
~
1
G
G
N
D
7
4
L
S
1
5
3
D
2
Y
2
C
0
2
C
1
2
C
2
2
C
3
AB~
1
G
1
Y
1
C
0
1
C
1
1
C
2
1
C
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~
2
G
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4
L
S
1
9
4
D
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L
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A
Q
B
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C
Q
D
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C
L
R
S
0
S
1C
L
K
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4
L
S
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5
3
D
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Y
2
C
0
2
C
1
2
C
2
2
C
3
AB~
1
G
1
Y
1
C
0
1
C
1
1
C
2
1
C
3
~
2
G
1
Y
1
1
Y
2
1
Y
3
1
Y
4
1
A
1
1
A
2
1
A
3
1
A
4
~
1
G
7
4
L
S
2
4
4
N
1
Y
1
1
Y
2
1
Y
3
1
Y
4
1
A
1
1
A
2
1
A
3
1
A
4
~
1
G
G
N
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l

c
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r
c
u
i
t
o


El circuito consta fundamentalmente de 4 registros universales en modo carga paralela. Su
circuitera auxiliar tambin est presente en las seales de Manual Clock para ejecutar un
pulso de reloj por medio del pulsador, y Master Reset para borrar el contenido de todos los
registros

Cada registro est acompaado de 2 buffers, uno se encargar de recibir el dato de entrada
y el otro de leer el dato proveniente de otro registro. Por tanto, cuando uno trabaje, el otro
debe estar deshabilitado, he all el uso de una compuerta inversora para el buffer de lectura
y la seal que gobierna el trabajo viene de un decodificador, cuyos bits de control estn
rotulados como Select Register Write In / Select Source, a la vez controlado su pin Enable por
el switch doble Write In / Data Transfer. Su funcionamiento se explicar luego.

Cabe mencionar tambin que el grupo de resistencias a la salida de los 2 buffers tiene por
objeto evitar el estado de Hi-Z de los mismos, lo cual provocara entradas errneas al registro,
al no ser este estado ni 1 ni 0 lgico.

Tras los buffers se encuentran los multiplexores, 2 por cada registro, los cuales tienen la
misin de recibir los datos de todos los registros, pero por medio de los bits de control
conectados a Select Register Write In / Select Source, slo recibir el dato del registro elegido,
es decir, nuestro registro fuente (Source) de datos.

Las mltiples y engorrosas conexiones vistas son porque los datos de un registro deben ser
repartidos a todos los multiplexores, esto para que despus, al ser elegido un registro
destino (por eso el selector Select Destiny), sean almacenados los datos.

El circuito tiene 2 etapas de funcionamiento:

ETAPA DE ALMACENAMIENTO DE DATOS
Con el selector Write In / Data Transfer en su posicin normal (as como en la imagen) se
activar el decodificador de habilitacin de los buffers, y como es activa en bajo, se activan
slo los buffers de escritura de datos (buffer superior), anulando por la compuerta NOT a los
de lectura de datos.

En seguida, se elige el registro al cual se escribirn los datos (los datos son establecidos por
los dip switchs de 4, para cada registro). Es por eso que para la posicin natural del Write In
/ Data Transfer, el cual sera Write In (Escribir), el selector Select Register Write In / Select
Source est en Select Register Write In (Elegir registro a escribir).

Se aprecia tambin que todos los multiplexores estn desactivados, ya que el decodificador
superior (el cual tiene por bits de control Select Destiny) est inhabilitado por el switch doble
(ver las conexiones). Esto ya que los multiplexores como se explic antes, slo funcionan en
el proceso de trasferencia de informacin.

Con estas consideraciones vistas, establecidos ya el dato a escribir y el registro, se pulsa el
Manual Clock, haciendo trabajar a los registros, pero como slo uno tiene el dato, en se se
grabar.

Qu pasara si hay 2 o ms registros con datos establecidos por los dip switchs? Slo se
grabara el dato al registro que fue elegido por Select Register Write In, los otros quedan
descartados.


ETAPA DE TRANSFERENCIA DE DATOS
Para transferir el dato, es obvio que primero debe existir el dato, es por eso la etapa de
escritura primero. Ahora partimos de la premisa que existe un dato almacenado en un
registro.

Write In / Data Transfer ahora cambia de posicin, la cual sera Data Transfer (Transferencia
de datos). Con esta eleccin, se anula el decodificador inferior de escritura, haciendo que
todas sus salidas sean 1, y por tanto deshabilitando los buffers de escritura, quedando hbiles
los buffers de lectura (inferiores).

Adems, el decodificador superior queda habilitado, y sus bits de control Select Destiny
determinarn qu multiplexor queda hbil para recibir el dato proveniente del registro
fuente, elegido por Select Register Write In / Select Source, que ahora est en la funcin
Select Source (Elegir fuente).

Resumiendo, basta con elegir un registro de fuente, y un registro de destino, y pulsar el
Manual Clock para que el dato que est almacenado en la fuente pase al registro destino
elegido, con la ventaja que el registro fuente se vaca, ya que al haber quedado desactivado
sus multiplexores correspondientes (recordemos que los multiplexores solo se activan para
el registro destino), la salida del buffer de lectura es 0, haciendo que el registro tome ese
valor tras el pulso de reloj.

Con el dato trasladado, podemos elegir nuevamente otro destino, esta vez cambiando a
fuente el que fue destino anteriormente, y el pulso de reloj mover el dato nuevamente, con
la ventaja de vaciar el registro.

Finalmente, pulsar Master Reset borra el contenido de todos los registros, sea la funcin en
la que est, si escritura o transferencia.

Todos los registros tienen a la salida su correspondiente decodificador BCD y su display para
visualizar como el dato se mueve de registro a registro, aunque obviamente no se ver
correctamente un dato mayor a 9 en decimal.

Las ventajas de este diseo son las ya mencionadas durante su operacin: etapas marcadas
de trabajo, vaciado de registro ante la transferencia y la imposibilidad de grabar mltiples
datos a la vez.

La principal desventaja de todo esto es su complicada implementacin, y el empleo de
abundante circuitera digital, sin embargo, se ha tratado de realizar lo ms prolijo posible el
diseo para su fcil comprensin con ayuda de la descripcin ya vista.

7. Disear un circuito digital para generar V0.

SOLUCIN

Usaremos un contador y un arreglo combinacional para aprovechar los mltiples estados y
convertirlos en slo 1 y 0.

Si vemos con detenimiento la imagen, podemos superponer una seal de reloj y as ver que
cada estado de cuenta, tiene un 1 0 segn corresponda:

La cuenta se efecta hasta el 20, y de all se repite la secuencia. Usaremos contadores
predefinidos para aligerar el circuito, en este caso, el 7493. La implementacin de este
contador se muestra abajo a la derecha.

Se emplea un inversor para trabajar en
el flanco de subida, segn el diagrama
de tiempos visto anteriormente.
Adems se incluye su circuito externo
de reseteo activa en 1 (esto explica la
posicin invertida del capacitor y
resistencia), por eso se usa una
compuerta OR, y la AND se activa
cuando el nmero llegue a 21 = 10101,
se toman los 3 dgitos en alto del
nmero binario (nica combinacin), y
regresa el circuito a 0.

Ahora queda hacer el diseo
combinacional para llevar cada estado
a la salida final. Para esto usaremos una
tabla de verdad y un mapa de Karnaugh
de 5 variables:

00000 00001 00010 00011 00100 00101 00110 00111 01000 01001 01010 01011 01100 01101 01110 01111 10000 10001 10010 10011 10100
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20
Rep.

0 0 0 0 0 0
0 0 0 0 1 1
0 0 0 1 0 0
0 0 0 1 1 1
0 0 1 0 0 1
0 0 1 0 1 0
0 0 1 1 0 1
0 0 1 1 1 1
0 1 0 0 0 1
0 1 0 0 1 0
0 1 0 1 0 0
0 1 0 1 1 1
0 1 1 0 0 1
0 1 1 0 1 1
0 1 1 1 0 1
0 1 1 1 1 0
1 0 0 0 0 1
1 0 0 0 1 1
1 0 0 1 0 1
1 0 0 1 1 1
1 0 1 0 0 1
1 0 1 0 1 X
1 0 1 1 0 X
1 0 1 1 1 X
1 1 0 0 0 X
1 1 0 0 1 X
1 1 0 1 0 X
1 1 0 1 1 X
1 1 1 0 0 X
1 1 1 0 1 X
1 1 1 1 0 X
1 1 1 1 1 X

= + + + + + +
74LS93D
QA
QB
QD
QC
INB
R01
R02
INA
74LS93D
QA
QB
QD
QC
INB
R01
R02
INA
Clock
VCC
5V
GND
LSB
MSB
0 1 0 1 1 0 1 1 1 0 0 1 1 1 1 0 1 1 1 1 1 0 1
000 001 011 010 110 111 101 100
00 1 1 1 X X 1 1
01 1 1 X X X 1
11 1 1 1 X X X 1
10 1 1 X X X 1

ABC
DE
El color de cada grupo corresponde al color de cada parte
de la funcin final.

Es muy tedioso la simplificacin de Karnaugh a 5 variables bajo el mtodo clsico, pero ya
con la funcin lista, se procede a implementar todo el circuito:

Se aprecia el circuito terminado, con la funcin de salida implementada tal segn el resultado
de la simplificacin usando compuertas AND de tres entradas, NOT, y una compuerta OR de
8 entradas con una entrada a tierra (debido a slo 7 sub funciones). Una simulacin no cae
mal:

Clock
Z
0 1 0 1 1 0 1 1 1 0 0 1 1 1 1 0 1 1 1 1 1 0 1

8. Disear un cronmetro para 60 seg. (00-59) utilizando Flip-Flops JK y con
visualizadores display numrico.

SOLUCIN

El modo de operacin del FF JK en basculacin se obtiene llevando sus entradas a 1. Adems,
aplicaremos un reloj de 1 Hz y se emplear un circuito externo de inicializacin, y 2 de reseteo
de contadores. El primer grupo de contadores asncronos es de MOD 10, y el segundo MOD
6.

Los circuitos de reseteo son hechos de tal modo que ante la combinacin 1010 (10), se tomen
los 1 de la combinacin (nica posible) y se dirijan a una NAND, para luego, a una AND (debido
al circuito de inicializacin), volver a 0 y repetir la cuenta. El mismo principio aplica para la
combinacin 0110 (6), y as repetir la cuenta.

Al final las salidas respectivas se dirigen a los decodificadores BCD para su visualizacin en
los displays numricos.

La implementacin de estos contadores asncronos es relativamente sencilla e intuitiva. Se
ha tratado de usar las compuertas necesarias y no ms (ejemplo, una NAND de 2 en vez de
una de 4 usando correctamente los bits de la combinacin). A continuacin la representacin
esquemtica:

GND
VCC
5V
1 Hz
74LS112D
1Q
~1Q
~1PR
1K
~1CLR
1J
1CLK
2Q
~2Q
~2PR
2K
~2CLR
2J
2CLK
1Q
~1Q
~1PR
1K
~1CLR
1J
1CLK
2Q
~2Q
~2PR
2K
~2CLR
2J
2CLK
74LS47D
A
B
C
D
OA
OD
OE
OF
OC
OB
OG
~LT
~RBI
~BI/RBO
A B C D E F G
CA
VCC
5V
74LS112D
1Q
~1Q
~1PR
1K
~1CLR
1J
1CLK
2Q
~2Q
~2PR
2K
~2CLR
2J
2CLK
1Q
~1Q
~1PR
1K
~1CLR
1J
1CLK
74LS47D
A
B
C
D
OA
OD
OE
OF
OC
OB
OG
~LT
~RBI
~BI/RBO
A B C D E F G
CA
GND
VCC
5V
VCC
5V
VCC
5V
VCC
5V

9. En un diseo de contador se ha obtenido:

Hallar los estados.

SOLUCIN

Este problema es el mismo descrito en la pregunta nmero 14. Remtase a tal para la
solucin.

10. Disear un reloj digital para mostrar en 4 displays; las horas (00-23), minutos (00-
59).

SOLUCIN

Una vez ms se usarn contadores predefinidos para simplificar enormemente el circuito, y
ms an si se emplea el 7490, un contador dcada, que evitar usar compuertas para reseteo.


FUNCIN
0 0 FF-MN FF-JK
0 1 FF-JK FF-MN
1 0 FF-MN FF-D
1 1 FF-D FF-MN

+

+

0 0 X X X 1 1
0 1 X X X 1 0
1 0 X X X 0 1
1 1 0 0

1 0
1 1 0 1

1 1 1 0

0 1
1 1 1 1

Se emplea una inversora para trabajar en el flanco positivo del clock, adems se aprecia cmo
se reduce significativamente el uso de circuitera externa.

Por ejemplo, para el contador de unidades de minutos, al ser MOD 10 de por s el integrado,
no es necesario circuito de reset; el contador de decenas de minutos slo requiere una AND
en los bits necesarios de la combinacin 0110 (6).

El contador de unidades de horas tampoco requiere reseteo externo, debido a que es un
contador MOD 10, y el reseteo en 23:59 se produce debido a la presencia de un 0010 (2) y un
0100 (4) en los contadores de horas. Tomando los bits necesarios de la combinacin, que
slo son 2 y requieren una AND simple nada ms, slo se resetean los contadores de hora,
ya que los minutos siguen corriendo sin tener que afectarse.

Cada contador va respectivamente a su decodificador y sus displays como se solicit. El clock
de entrada es una seal de frecuencia 1/60 Hz, ya que la cuenta es desde minutos, y no
segundos.

11. Dado el Flip-Flop MN, analice su funcionamiento y desarrolle las funciones
indicadas en la tabla adjunta.

SOLUCIN

Casi similar al segundo problema, se abordar como en esa ocasin:

Se elabora la tabla de habilitacin del Flip-Flop MN. Hay una ligera diferencia con el ejercicio
antes mencionado, en la combinacin 00 y 01, la cual como vemos, impide hacer un mapa
simplificado como acostumbramos. Hay que dejar en cuenta tales estados:

+

0 0 0 1
0 0 1 1
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1

+

0 0
1 0
1 1
0 1
0 0
0 1
1 0
0 1
1 0
1 1
0 0
1 1

+

0 0 1 X
0 1 0 X
1 0
0 1
1 0
1 1
0 0
1 1


Una vez ms, como referencia, se muestran las tablas de habilitacin del resto de Flip-Flops:

Ahora hay que comparar las tablas para hallar los circuitos combinacionales requeridos para
las conversiones. Ntese como se ha llenado cuidadosamente por ejemplo en las 2
combinaciones Qn Qn+1 = 10, poniendo primero el valor MN=01, y para el otro MN=10
respetando as la tabla del FF MN. Igual para el caso Qn Qn+1 = 11:

Para el caso FF-MN a FF-JK:

FF-JK a FF-MN

FF-MN a FF-D. Se elige una sola combinacin para MN en los casos Qn Qn+1 = 10 y 11:

+

0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0

+

0 0 0
0 1 1
1 0 0
1 1 1

+

0 0 0
0 1 1
1 0 1
1 1 0

00 01 11 10
0 1 1
1 1 1

JK
Qn
00 01 11 10
0 X X X X
1 1 1

JK
Qn
=

+

0 0 0 0 1 X
0 0 1 1 0 0
0 1 0 0 1 X
0 1 1 0 0 1
1 0 0 1 0 X
1 0 1 1 1 1
1 1 0 1 0 X
1 1 1 0 1 0

= + =
00 01 11 10
0 1 1
1 X X X X

MN
Qn
00 01 11 10
0 X X X X
1 1 1

MN
Qn
=

+

0 0 0 1 1 X
0 0 1 1 X 0
0 1 0 1 1 X
0 1 1 0 X 1
1 0 0 0 0 X
1 0 1 0 X 1
1 1 0 0 0 X
1 1 1 1 X 0

= + =

+

0 0 0 1 X
0 1 0 0 1
1 0 1 0 X
1 1 1 0 0

0 1
0 1
1

D
Qn
=

=
0 1
0 X X
1 1

D
Qn

FF-D a FF-MN

Con las ecuaciones listas se procede a armar el circuito final:

Se aprecian las entradas laterales izquierdas como las entradas comunes para los Flip-Flops.
Los arreglos lgicos se encuentran inmediatamente despus para las entradas de cada FF a
convertir.

Las salidas van hacia un multiplexor doble de 4 a 1, el cual segn los bits de seleccin, tomar
un par de sus entradas, correspondientes a las salidas Qn y ~Qn de cada FF, y las llevar a la
salida. La circuitera adicional tambin est presente en la alimentacin de los pines P, C y
Clock. No se ha prestado mucha atencin al ahorro de CIs para una mejor comprensin de la
implementacin de los arreglos lgicos.
00 01 11 10
0 1 1
1 1 1

MN
Qn
= +

+
D
0 0 0 1 1
0 0 1 1 1
0 1 0 1 1
0 1 1 0 0
1 0 0 0 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1


12. Para el circuito siguiente, considerando diodos ideales; calcular:

a) A partir del circuito de carga,
determinar:

b) A partir del circuito de descarga,
determinar:

c) Calcular T, f
d) Calcular DC (%)

SOLUCIN

Los diodos generan atajos para el paso de la corriente, de
esa manera podemos tener DCs ms all de los lmites de la
configuracin tpica. Para la constante de tiempo de carga
, realizada en la trayectoria roja:

= . = (220 )(10 F) = .

El tiempo de subida
es el tiempo en el que el pulso de

salida es positivo. Calculando:

= (). . = (0.69)(220 )(10 F) = .

Para la constante de tiempo de descarga, se ve que la corriente ahora va por la resistencia
de 470 K debido al diodo, por tanto, en la trayectoria naranja
= . = (470 )(10 F) = .

El tiempo de bajada
es el tiempo en el que el pulso de salida es cero. Calculando:

= (). . = (0.69)(470 )(10 F) = .

El perodo es la suma de los tiempos de carga y descarga:

=
= 1.52 +3.26 = .

La frecuencia es la inversa del perodo:

=
=
1
4.78
= .

El ciclo de trabajo es el cociente entre el tiempo de subida y el perodo:

(%) =
=
1.52
4.78
100 = . %
555
GND
1
DIS
7
OUT
3
RST
4
VCC
8
THR
6
CON
5
TRI
2
220k
470k
0.1F
5 V
10F

13. Disear un circuito digital, que permita determinar los resultados de una
competencia atltica, en el cual participan 8 personas por vez. El circuito debe
mostrar al final de la competencia los resultados en dos displays.

Display 1: Orden de llegada de cada competidor.
Display 2: Cdigo de competidor.

SOLUCIN

Este problema fue abordado en el ejercicio nmero de 4 de la presente. Remtase al
mencionado para la solucin.

14. Un circuito secuencial sncrono tiene 4 Flip-Flops JK; cuyas funciones son:

Analice el circuito y desarrolle:

a) La tabla de estados completos (J, K, , CLK)
b) Estados decimales generados, totales

SOLUCIN

Se desarrolla la tabla de estados. Se ir reemplazando cada combinacin en las ecuaciones
respectivas y se evaluar el resultado. Para llenar los estados siguientes se sabe de antemano
la tabla de habilitacin del JK:

0 0 0 0 0 0 1 1 0 0 1 0 0 1 0 1
0 0 0 1 0 1 1 1 0 1 1 0 0 1 0 1
0 0 1 0 1 0 1 0 0 0 0 1 1 1 1 0
0 0 1 1 1 1 1 1 0 1 0 1 1 1 0 0
0 1 0 0 0 0 1 1 1 1 1 0 0 0 1 1
0 1 0 1 0 0 1 1 1 0 1 0 0 0 1 1
0 1 1 0 1 1 1 0 1 1 1 1 1 1 0 1
0 1 1 1 1 1 1 1 1 0 1 1 1 0 1 0
1 0 0 0 0 0 0 1 1 0 1 1 1 0 1 1
1 0 0 1 0 1 0 1 1 1 1 1 0 0 1 0
1 0 1 0 1 0 1 0 1 0 1 1 1 1 1 1
1 0 1 1 1 1 0 0 1 1 1 1 0 0 0 0
1 1 0 0 0 0 0 1 0 0 1 1 1 0 0 1
1 1 0 1 0 0 0 1 0 0 1 1 1 0 0 0
1 1 1 0 1 1 1 0 0 0 1 1 0 1 1 1
1 1 1 1 1 1 0 0 0 0 1 1 0 1 1 0


Ahora hay que prestar atencin a los estados actuales y siguientes obtenidos para encontrar
la secuencia:

Comenzando por el estado 0 (0000), se llega al estado siguiente 5 (0101), el cual lleva al
estado 3 (0011), y as alternando entre la tabla seccin estado actual y seccin estado
siguiente. La secuencia en decimal queda entonces de la siguiente manera:

Cabe resaltar que si se empezara por el estado 1 (0001) la secuencia seguira su rumbo hasta
el 11, luego entra a 0, y contina la secuencia mostrada arriba. Igual ocurre si se empieza
desde el 4, ya que 4 va a 3, luego a 12, y sigue el mismo recorrido hasta 0, que va a 5, y no
vuelve a salir ms el 4.

Por mera ampliacin se implementa el circuito:

Se han enviado todas las salidas de los FFs como formando un bus para un mejor orden de
las conexiones.

Todos los FFs estn acompaados de sus respectivas compuertas segn las ecuaciones
mencionadas, y con su circuito auxiliar de reseteo.
.
0 0 0 0 0 0 1 0 1 5
0 0 0 1 1 0 1 0 1 5
0 0 1 0 2 1 1 1 0 14
0 0 1 1 3 1 1 0 0 12
0 1 0 0 4 0 0 1 1 3
0 1 0 1 5 0 0 1 1 3
0 1 1 0 6 1 1 0 1 13
0 1 1 1 7 1 0 1 0 10
1 0 0 0 8 1 0 1 1 11
1 0 0 1 9 0 0 1 0 2
1 0 1 0 10 1 1 1 1 15
1 0 1 1 11 0 0 0 0 0
1 1 0 0 12 1 0 0 1 9
1 1 0 1 13 1 0 0 0 8
1 1 1 0 14 0 1 1 1 7
1 1 1 1 15 0 1 1 0 6


15. Considerando el diagrama siguiente determinar:

a) Tabla de verdad
b) Diseo del circuito
c) Circuito diseado con FF-JK

SOLUCIN

Se observa a primera instancia que es una mquina de estados Mealy. Se aborda el problema
efectuando su mapa de estados:

Hay una entrada, a la que denominaremos x, una salida, llammosle y, y 5 estados, lo
que conlleva a usar 3 FF JK, pero antes, la tabla de verdad del circuito:

000
0

3
/0
4
/1
001
1

1
/0
4
/1
010
2

2
/0
0
/1
011
3

1
/0
2
/1
100
4

2
/0
3
/0

Ent.
Est.

0 0 0 0 0 X 1 X 1 X 0 1 1 0
0 0 0 1 1 X 0 X 0 X 1 0 0 1
0 0 1 0 0 X 0 X X 0 0 0 1 0
0 0 1 1 1 X 0 X X 1 1 0 0 1
0 1 0 0 0 X X 0 0 X 0 1 0 0
0 1 0 1 0 X X 1 0 X 0 0 0 1
0 1 1 0 0 X X 1 X 0 0 0 1 0
0 1 1 1 0 X X 0 X 1 0 1 0 1
1 0 0 0 X 1 1 X 0 X 0 1 0 0
1 0 0 1 X 1 1 X 1 X 0 1 1 0
1 0 1 0 X X X X X X X X X X
1 0 1 1 X X X X X X X X X X
1 1 0 0 X X X X X X X X X X
1 1 0 1 X X X X X X X X X X
1 1 1 0 X X X X X X X X X X
1 1 1 1 X X X X X X X X X X


La parte ms trabajosa consiste en realizar los 7 mapas de Karnaugh requeridos, 6 para los
FFs, 1 para la salida. Sin embargo podemos notar que para
, se puede llevar a 1 sin

problema. Las X rojas son los que aparecen en la tabla para los estados no usados:

La implementacin final se muestra a continuacin. Al igual que el problema anterior, se han
puesto hacia abajo las pistas de las salidas de los FF para una mejor visualizacin de las
entradas que toman los circuitos combinacionales. Se adjunta su circuitera auxiliar:

00 01 11 10
00 1 X X 1
01 X X 1
11 X X X
10 X X X

Q3 Q2
Q1 x

00 01 11 10
00 X X
01 1 X X
11 1 X X
10 X X

Q3 Q2
Q1 x

00 01 11 10
00 X X X
01 X 1 X X
11 X X X
10 X 1 X X

Q3 Q2
Q1 x

=
1
+
1

00 01 11 10
00 X X X X
01 X X X X
11 1 1 X X
10 X X

Q3 Q2
Q1 x

00 01 11 10
00 1 X
01 X 1
11 X X X X
10 X X X X

Q3 Q2
Q1 x

=
00 01 11 10
00 X
01 1 1 X
11 1 1 X X
10 X X

Q3 Q2
Q1 x

=

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UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

FACULTAD DE INGENIERA ELECTRNICA, ELCTRICA Y TELECOMUNICACIONES

, realizada en la trayectoria roja:

es el tiempo en el que el pulso de

= (). . = (0.69)(220 )(10 F) = .

es el tiempo en el que el pulso de salida es cero. Calculando:

= (). . = (0.69)(470 )(10 F) = .

, se puede llevar a 1 sin

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