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UNIVERSIDAD CATLICA DE SANTA MARA

FACULTAD DE CIENCIAS E INGENIERAS FSICAS Y FORMALES


PROGRAMA PROFESIONAL DE INGENIERA MECNICA,
MECNICA-ELCTRICA Y MECATRNICA

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Jefe de Prcticas:
Ing. Christiam G. Collado Oporto

CIRCUITOS ELECTRNICOS II
Circuitos Secuenciales
Apellidos y Nombres:

Cdigo:
Semestre:
Grupo:

FECHA:

Lab. N:

OBJETIVOS

Conocer las caractersticas y funcionamiento de las compuertas Exclusivas.

Conocer las principales caractersticas de un circuito lgico combinacional.

Escribir la expresin booleana de salida de cualquier circuito lgico combinacional y desarrollar la tabla de verdad a partir de la
misma.

Disear circuitos lgicos combinacionales e implementarlos mediante CIs (puertas lgicas) que proporcionan los fabricantes
haciendo uso de la descripcin, tabla de verdad y cronogramas facilitados.

Adquirir destreza en el montaje de aplicaciones con circuitos combinacionales.

MARCO TERICO
Dispositivos de memoria
Constituyen los elementos principales de un circuito digital secuencial ya que permite recordar el estado anterior del sistema, que luego
determinar el estado siguiente y la salida.
Un circuito de memoria o biestable tiene una o dos entradas de excitacin, que son las que sirven para llevar al circuito al estado deseado. Los
dos tipos de circuitos de memoria usados son los latches y los flip flops.

Un latch es el dispositivo cuyas seales de entrada de excitacin controlan su estado. Si la entrada de excitacin puede colocarlo slo en
estado 1, este se llamar latch set. Si la entrada de excitacin es capaz de colocarlo en estado 0, se llamar latch reset. Si tiene entradas de
excitacin que pueden especificar un estado estable 0 1, el latch se llamar latch set reset.

Diagrama de tiempos de un lach SR


Fig. 01
Un flip flop difiere del latch porque tiene una entrada de control llamada reloj o clock, que es la encargada de determinar el instante exacto en
que el dispositivo cambiar de estado, segn lo indicado por las entradas de excitacin.

Diagrama de tiempos de un lach SR


Fig. 02

En ambos tipos de dispositivo las entradas de excitacin y el estado anterior determinan el estado siguiente y la salida, la diferencia est en
que en el latch estos se consiguen en el instante en que cambien las entradas de excitacin; en un flip flop el cambio lo determina la entrada
de reloj.

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Lach
Son dispositivos capaces de almacenar un bit de informacin, 1 0, segn lo indicado por sus entradas de excitacin. A continuacin veremos
cmo se implementa un latch usando compuertas lgicas y la realimentacin de sus seales.

Latch SET RESET estructura NOR.


Fig. 03
Su smbolo lgico es el siguiente:

Smbolo esquemtico del lach SET-RESET


Fig. 04

La tabla que permite observar los valores de las entradas y las salidas originadas se denomina Tabla de Excitacin.
Para construir esta tabla se debe considerar que quienes determinan el valor de la salida son las entradas S y R adems del valor que en ese
instante tenga la salida Q, la Tabla de excitacin es como la siguiente.

Tabla 01

Siendo su diagrama de tiempo el siguiente

Diagrama de tiempo de un Latch RS basado en compuertas NOR.


Fig. 05

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Diagrama de estados del latch RS.


Fig. 06

FLIP FLOP
Dispositivos de funcionamiento muy similar a los latches, se caracterizan por tener una entrada de reloj que define el instante exacto en que
pueden cambiar de estado. En circuitos secuenciales sncronos se requiere tener control absoluto del momento en el que ciertas lneas toman
un estado determinado y no depender de los valores que tomen las entradas.

El smbolo esquemtico de este flip flop es el siguiente:

Smbolo esquemtico.Flip Flop SR


Fig. 07
FLIP FLOP RS MAESTRO ESCLAVO
Llamado tambin Flip Flop RS Master Slave o FF RS MS. Flip flop formado a travs de la interconexin de dos latches RS con
entrada de control, como se muestra en la figura siguiente:

Smbolo esquemtico.Flip Flop SR Maestro-Esclavo


Fig. 08

Para explicar el funcionamiento de ste flip flop nos remitiremos a la figura 08, que muestra la estructura de este flip flop.
Cuando la seal CLK es 0, el FF Maestro est habilitado (en modo compuerta) y el FFG Esclavo, deshabilitado (modo retencin).
Esto tiene como consecuencia que los cambios en las entradas R y/o S sean asumidos por el Maestro pero no por el Esclavo.

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Si CLK cambia a 1, los papeles se invierten, es decir, el FF Maestro pasa a estar inhabilitado (modo retencin) mientras que el FF
Esclavo se habilita (modo compuerta) teniendo como resultado que tanto la salida del FF Maestro, Q y Q`, sean quienes determinen
el valor de la salida del FF Esclavo.
Se suele decir que este flip flop es activado por pulsos en la lnea CLK ya que requiere una transicin de 0 a 1 y luego otra de 1 a 0.
En realidad, la activacin se da solamente por un flanco ascendente, ocurre que para que pueda producirse otra activacin, la seal
CLK deber nuevamente volver a 0 para poder producir un nuevo flanco.
Para entender mejor el funcionamiento del FF RS MS nos remitiremos al siguiente diagrama de tiempos:

Diagrama de tiempos del FF RS MS.


Fig. 09

Cualquier cambio en las entradas R y/o S en un periodo de tiempo en el que no se da ningn flanco, no tendr ninguna ingerencia en
la salida Q del FF. Incluso se puede notar que en un periodo ambas entradas (R y S) toman valor 1 a la vez, lo que constituye una
entrada prohibida pero como durante este periodo no se da ningn flanco de subida, esta situacin no implica ninguna dificultad para
el FF RS MS.

Tabla 02
FLIP FLOP TIPO D MAESTRO ESCLAVO
Siguiendo el mismo criterio que en el caso del FF RS MS, el flip flop tipo D se crea a partir de dos latches tipo D con entrada de
control, interconectando estas de modo que las salidas del FF sean posibles de cambiar nicamente ante la ocurrencia de un flanco
ascendente.
La arquitectura del flip flop tipo D ser la siguiente:

Flip Flop Tipo D MS.


Fig. 10

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En lneas generales y para no ser redundantes en la explicacin del principio de funcionamiento podemos decir que este flip flop
tiene como objetivo el almacenamiento del valor ingresado por la entrada D en el instante en que ocurre un flanco de subida en la
entrada de reloj CLK.

Diagrama de tiempos del FF D MS.


Fig. 11

En este diagrama de tiempos es necesario hacer una observacin especial, en el 4 flanco de subida se puede observar que la
entrada D cambia de valor en el mismo instante que se da el flanco y que la salida asume el valor anterior de la entrada y no el
nuevo. Esto tiene una explicacin sencilla, en lo que se refiere a tipos de activacin, sabemos que la seal D es activa por nivel
mientras que la seal CLK es activa por flanco, en funcin al tiempo, el flanco ocurre en el instante de la transicin de 0 a 1 mientras
que una activacin por nivel requiere que la lnea mantenga el nivel por un tiempo determinado, que por lo general ocurre despus de
que se ha dado el flanco. En conclusin, el flanco ocurre en este flip flop cuando la seal en D an no ha alcanzado el tiempo
requerido en el nuevo nivel, por lo que se asume su valor anterior.

Tabla 03

Diagrama de Estados del FF D MS.


Fig. 12

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FLIP FLOP JK MAESTRO ESCLAVO


Es una versin mejorada del flip flop RS, ya que evita la combinacin de entradas prohibidas.
La relacin entre las lneas es la siguiente: J = S y K = R.
El flip flop JK salva el caso de las entradas no permitidas del flip flop RS, cuando R = S = 1, incluyendo en este caso una funcin
nueva al flip flop que consiste en invertir el valor de la salida cuando se de esta combinacin de valores en su entrada.
De lo descrito anteriormente podemos deducir que la tabla de excitacin del flip flop JK puede ser la siguiente:

Tabla 04

Diagrama de Estados del FF JK MS.


Fig. 13

FLIP FLOP TOGGLE (TIPO T)


Este flip flop es una variacin del flip flop JK y consiste en usar una sola entrada (T) para seleccionar una de dos funciones que
puede cumplir el flip flop.
Si T = 0 el flip flop mantiene el valor existente en la salida Q, mientras que si T = 1 el valor de Q se invierte.
La tabla de excitacin ser similar a la siguiente:

Tabla 05

Diagrama de Estados del FF T MS.


Fig. 14

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EQUIPOS Y MATERIALES

Fuente de Alimentacin DC.


Multmetro
Punta de Prueba Lgica.
CI-TTL 74LS00, 74LS02, 74LS04, 74LS08, 74LS11, 74LS27, 74LS32 (con sus hojas de datos Datasheet) (Por lo menos traer
dos unidades de cada tipo).
CI-TTl De acuerdo a los diseos del procedimiento.
04 DIP Switch de 4 y 8 contactos.
10 Resistencias de 220 Ohm.
10 Diodos LED de colores variados.
Protoboard
Cables de conexin.
Herramientas (alicate pico de loro, alicate de pinzas, destornillador estrella, destornillador plano)

PROCEDIMIENTO

1
1.1.

Construya el circuito de la figura 15 (Entradas R y S, salida Q y su correspondiente negada), se le recomienda que inicialice
con S=0, R=1.

1.2.

A continuacin llene la tabla 06 de verdad. Como en todas las prcticas deber de usar interruptores y leds con sus
respectivas resistencias.

0
0
1
1

1
0
0
1

Tabla 06

Fig. 15

1.3.

Qu sucede cuando R=S=1. describa las variaciones de la salida en funcin de la definicin del FLIP-FLOP RS.

1.4.

Construya el circuito de la figura 16, inicialice con S=0 y R=1. Coloque CK en 1 y llene la tabla 07. Explique este
funcionamiento.

1.5.

Coloque CK en 0 y llene la tabla 08. Explique este funcionamiento.

1.6.

Fijando primero los valores de R y S, active la seal CK provocando un cambio de 0 a 1. Explique qu sucede mediante el
llenado de la tabla 09.

1.7.

Repita 1.6 para cuando la seal CK provoca un cambio de 1 a 0. Explique que sucede mediante la tabla 10.

1.8.

Finalmente explique cul es la funcin de la seal CK.

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Fig. 16

CK

1
1
1
1

0
0
1
1

1
0
0
1

Tabla 07

0
0
1
1

1
0
0
1

CK

de 0 a 1
de 0 a 1
de 0 a 1
de 0 a 1

0
0
0
0

0
0
1
1

1
0
0
1
Tabla 08

1
0
0

de 1 a 0
de 1 a 0
de 1 a 0
de 1 a 0

Construir el circuito de la figura 17 describir su funcionamiento al realizar mediante el pulsador S1.

Fig. 17

CK

Tabla 10

Tabla 09
1.9.

S
0
1
1

CK

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2.

FLIP-FLOP JK
2.1.

Revise la hoja de datos del 7476 y arme el circuito de la figura 18.

Fig. 18

2.2.

Coloque las seales PR (P) y CLR (C) a 1, produciendo luego a travs del switch un flanco de bajada (CK pasa de 1 a
0). Llene la tabla 11.

2.3. Active la seal PR con 0. Qu sucede con la salida cuando varan J y K (mantenga CLR en 1). Llene la tabla 12.

P
1
1
1
1

C J

1
1
1
1

1
0
0
1

0
0
1
1

CK

P
0
0
0
0

de 1 a 0
de 1 a 0
de 1 a 0
de 1 a 0

C J

1
1
1
1

1
0
0
1

0
0
1
1

Tabla 11

CK

de 1 a 0
de 1 a 0
de 1 a 0
de 1 a 0
Tabla 12

2.4.

Active la seal CLR con 0. Qu sucede con la salida cuando varan J y K (mantenga PR en 1). Llene la tabla 13.

2.5.

Active las seales CLR y PR con 0. Qu sucede con la salida cuando varan J y K. Llene la tabla 14.

P
1
1
1
1

C J
0
0
0
0

0
0
1
1

CK
de 1 a 0
de 1 a 0
de 1 a 0
de 1 a 0

1
0
0
1
Tabla 13

P
0
0
0
0

C J

0
0
0
0

1
0
0
1

0
0
1
1

CK

de 1 a 0
de 1 a 0
de 1 a 0
de 1 a 0
Tabla 14

2.6. Active las seales CLR y PR con 1. Adems coloque las entradas J y K a 1. Seguidamente use el
circuito reloj armado en el cuestionario previo. Qu sucede con las salidas Q y Q negada. Como se
le denomina a este tipo de trabajo.

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3. FLIP-FLOP D
3.1. Revise la hoja de datos del 7474 y arme el circuito de la figura 19.

1 1
1 1

D
1
0

CK

de 0 a 1
de 0 a 1
Tabla 15

Fig. 19

3.2. Coloque las seales CLR y PR a 1, produciendo a travs del switch un flanco de subida (CK pasa
de 0 a 1). Desarrollar la tabla 10.

3.3. Cumplen el CLR y el PR la misma funcin que en el anlisis con el JK? (Anexe una tabla en su informe
final)

CONCLUSIONES, OBSERVACIONES Y RECOMENDACIONES

Emita al menos tres conclusiones en torno al trabajo realizado


1.

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2.

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3.

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