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CIRCUITOS DIGITALES II
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Informe previo 2
Experimento 2: Circuitos latch y
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flip-flop
Rojas Romero, Leo Joel
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Cdigo: 12190166
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[CIRCUITOS DIGITALES II]

2016 - I

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Cuestionario Previo
1) Indique la diferencia entre los latches y los flip-flops.
Bueno a decir verdad la relacin entre ambos es muy grande pero sus
diferencias ms radicales pueden ser:
Los Latch es un circuito secuencial muy bsico que esta retroalimentado,
pero un Flip-flop es lo mismo solo que posee un clock o seal de reloj
adicional.
El latch es ms primitivo ya que posee mayor margen de error en sus
formas de memoria, a diferencia del Flip-flop que es ms preciso por tener
aadido un Detector de Flancos despus del Clock.
Mayormente el Latch es un Circuito Discreto a diferencia de las distintos
Chips o Circuitos Integrados muy baratos y comunes en el mercado.
Los latch son el corazn del Flip-flop en todas sus variedades ya que a su
capacidad de memoria se le agrega la capacidad de establecer o borrar la
informacin en l.
2) Explicar la diferencia entre circuitos con entradas sncronas y con entradas
asncronas.
Como vemos ambas forma de entrada son en extremo tiles en toda unidad de
memoria en especial los Flip-flops, las diferencias entre ambas ms claras son:

Una entrada sncrona esta siempre ligada a la seal de reloj y depender de

ella siempre, pero una entrada asncrona es totalmente ajena al Clock.

La primera forma de entrada determina la salida si y solos si ocurre un
flanco de subida o de bajada, mientras el otro es indiferente al Clock y

puede borrar o establecer la salida cuando quiera.

La entrada sncrona es til para observar para establecer salidas
dinmicas o variables dependiendo del diseo del Flip-flop pero una
entrada asncrona siempre o establecer o borrar permanentemente la

unidad de memoria.
La entrada asncrona es fundamentalmente para establecer estados de
salidas anteriores al cambio propuesto por las entradas sncronas.

3) Explique el funcionamiento del flip-flop SR sncrono implementado con puertas

NAND. Cmo deben ser los pulsos de reloj? Muestre con una tabla de
verdad.
Experiencia 2

Pgina 1

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Un flip-flop SR implementada con

compuertas NAND se comporta de la
misma manera que el Latch NAND para
ello se necesita de una seal de reloj
bien sincronizada; es decir, lo ms
cuadrada posible. A continuacin se
muestra la tabla de verdad:

S
0

R
0

CLK

Q
Ambigua

Q0 (sin cambio)

Qu sucede con las salidas si, mientras el pulso de reloj CK est en 1, se

producen cambios en las entradas S y/o R?

No interesa si el CLK est en 1 o en 0 lo que realmente interesa son los flancos de
subida o de bajada ya que estos promueven los disparos en la salida del flip-flop.
No se produce ningn cambio en las entradas S o R y si mantuviese en 1 el CLK
entonces el flip-flop se comporta como un Latch NAND.

Explique el caso cuando un biestable es activado con flancos de pulsos de

reloj.
Bueno es exactamente igual como se explic para el Latch NAND solo que se le
agrego la seal de reloj y su respectivo detector de flancos, es decir cuando
ocurra en el CLK un flanco de subida o bajada se el flip-flop tomara la salida
respectiva que se determinara por las entradas sncronas y el estado anterior, al
flanco de subida o bajada, de la salida.
Cul es la ecuacin caracterstica de un biestable S-R?
Mayormente los Flip-flops SR usan en su interior, por factores de comodidad, un
latch tipo NOR y su Ecuacin Caracterstica es la siguiente:

Q (t+1) = S +

R
Q (T)

4) Explique el funcionamiento del flip-flop JK con seal de reloj. Muestre la

tabla de verdad. Cul es su ecuacin caracterstica?
Experiencia 2

Pgina 2

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Su funcionamiento es exactamente igual al Flip-flop

SR excepto cuando ambas entradas sncronas J y K
estn en 1, aqu ya no hay ambigedad al contrario
ocurre la conmutacin al estado anterior, al flanco
del CLK,

de la salida. Su circuitera interna se

muestra en la siguiente imagen:

CLK

Q0

Q 0

Su ecuacin caracterstica es:

Q (t+1) = J Q(t)

K
Q (t)

Si se le agrega las entradas asncronas se obtiene:

Q (t+1) = PR

Experiencia 2

+ CLR( J

Pgina 3

Q(t)

K
Q (t))

(sin cambio)

(conmuta)

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5) Explique para qu se utilizan las entradas de prefijacin asncronas (PresetClear) (Set-Reset) en los flip-flops.
Bueno las entradas asncronas son tambin llamadas entradas predominantes
y son conocidas como

PRESET

CLEAR

y son activas en bajo. Se usan

mayormente para dar estados deseados a los flip-flops en aplicaciones como

Registros o Contadores, en donde se necesita que estn en borrados de antemano.
Su funcionamiento es el siguiente:

PRESET

CLEAR

= 1. Las entradas asncronas estn inactivas y el Flip-

flop es libre de responder a las entradas J, K y CLK; en otras palabras, pueden

llevarse a cabo la operacin con sincronizacin por reloj.

PRESET
establece

= 0;

CLEAR

= 1. La seal

PRESET

esta activa y Q se

en forma inmediata en 1, sin importar que condiciones estn

presentes en las entradas J, K y CLK. La entrada CLK no puede afectar al Flipflop mientras que

PRESET

= 1;

PRESET

CLEAR

= 0.
= 0. La seal

CLEAR

se activa y Q se borra de

inmediato para quedar en 0, sin importar las condiciones en las entradas J, K o

CLK. La entrada CLK no tiene efecto mientras que

Experiencia 2

Pgina 4

CLEAR

= 0.

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PRESET

CLEAR

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= 0. Esta condicin no debe utilizarse, ya que puede

producirse una respuesta ambigua.

6) Las siguientes formas de onda se aplican a las entradas J-K , entradas

asncronas y de reloj, como se muestra en la figura. Suponer que Q se
encuentra inicialmente en RESET. Dibujar la forma de onda de salida en Q

7) Realizar las siguientes conversiones:

a.- Utilizando un flip_flop J-K obtenga el tipo D y el tipo T.
FLIP FLOP tipo T

FLIP FLOP tipo D

b.- Utilizando un flip_flop D obtenga el tipo T.

c.- Utilizando el Latch tipo D obtenga un Flip_Flop tipo D.

Experiencia 2

Pgina 5

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Utilizando mapas de Karnaugh, obtenga las ecuaciones caractersticas a

partir de las tablas de verdad para los biestables D y T.

Bueno ambos tipos de Flip-flop son derivados de los dos primeros, estos derivados
son:
Flip-Flop Tipo D: Ocurre cuando las entradas S-R o J-K son opuestas mediante
un inversor. A continuacin se muestra su smbolo, su tabla de verdad y su mapa
de Karnaugh:

Q(t)
D Q(t)

CLK

Q(t+1)
0

Q(t)

D
D

1
1
1
Su ecuacin caracterstica segn el Mapa K seria:
Q(t+1) = D
Si se le agrega entradas asncronas:

Q(t+1) = PR +CLR(D)

Flip-Flop Tipo T: Ocurre cuando las entradas S-R o J-K son idnticas en niveles
lgicos. A continuacin se muestra su smbolo, su tabla de verdad y su mapa de
Karnaugh:
T Q(t

CL

Q(t+1

)
0

)
0

Experiencia 2

Q(t)

Q(t)

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Su ecuacin caracterstica segn el Mapa K seria:

Q(t+1) = T

Q(t)

Si se le agrega entradas asncronas

Q(t+1) = PR +CLR(T

Q(t))

8) Muestre los smbolo de los flip-flops de acuerdo a la norma ANSI/IEEE y a

la norma IEC. Presentar los diagramas esquemticos de los C.I, utilizados en
esta prctica, as como sus tablas de verdad.
La simbologa IEC es la usada comnmente, a decir verdad en toda la resolucin
se ha usado pura simbologa IEC es la ms metdica y ms usada para la enseanza
de cursos de Sistemas Digitales. La simbologa ANSI/IEEE es las ms reconocida
a nivel mundial, por ello posee una gran reputacin es un poco ms compleja que la
propuesta por IEC pero a continuacin se muestra algunos de los flip-flops usando
esta simbologa.

Experiencia 2

Pgina 7

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Bueno los Circuitos Integrados a usar son 8 y se recomienda usar los de la familia
TTL. Comencemos:
Compuerta NAND

Experiencia 2

Pgina 8

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Compuerta NOR

Compuerta NOT

Compuerta AND

Experiencia 2

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Flip-flop Tipo D

Latch Transparente

Flip Flop JK

Experiencia 2

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Flip Flop JK especial

9) Tpicamente, las hojas de especificaciones de los fabricantes especifican

cuatro tipos de retardos asociados con los flip-flop. Nombrar y describir cada
uno de ellos.
A menudo, los fabricantes especifican el tiempo de respuesta de un flip-flop al
dato de entrada y a la seal de reloj, como se indica en la figura de la pgina siguiente.
Las seales mostradas representan varias transiciones entre niveles lgicos. Como
ocurre en realidad, las transiciones se indican considerando que se necesita un tiempo
finito para subir o bajar de un nivel a otro. Sin embargo, aun visualizadas, las
transiciones estn muy idealizadas, se muestran como subidas o bajadas lineales con el
tiempo. Realmente, las seales de las transiciones en sistemas digitales pueden ser
bastante complicadas.
Unas veces algunos niveles lgicos pueden aproximarse asintticamente; otras en las
proximidades de algunos de los niveles puede haber oscilaciones cerca de la transicin.
Y generalmente habr algn retardo antes de que una seal haga cualquier pequea
excursin en la direccin de avance. Por todas estas razones, en lugar de especificar
el tiempo de transicin entre un nivel y el siguiente, es ms conveniente especificar el
tiempo que dura la transicin desde el 10% al 90% del intervalo total entre niveles.
Como se ha sealado en el diagrama de tiempos de la seal de reloj, este tiempo de
transicin ser tr(rise). Anlogamente se define un tiempo de bajada tf(fall), como el
tiempo de transicin entre el 90 y el 10% del intervalo entre niveles. Las seales
mostradas se aplican a flip-flops tipo D, cuya transicin de disparo suponemos que se
realiza en la transicin positiva de la seal de reloj, del cero al uno lgico. Esta

Experiencia 2

Pgina 11

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transicin se indica en la figura (a) y en la figura (b) se representa una transicin del
cero al uno lgico del dato de entrada D.

Las relaciones entre las seales de las figuras (a) y (b) se entienden si se indica que la
transicin en D debe preceder a la transicin de disparo de reloj un tiempo
denominado tiempo de establecimiento tsetup. Si el flip-flop reconoce y responde
propiamente a la nueva entrada de dato D, con certeza el cambio en D debe preceder
al flanco de reloj un intervalo de tiempo no inferior a tsetup. La figura (c) representa
una transicin de D de 1 a 0.
Las relaciones entre las figuras (a) y (c) se proponen para indicar que si el cambio en D
se reconoce sin fallo, el nivel D debe mantenerse como mnimo durante un tiempo thold
(tiempo de mantenimiento) despus del flanco de reloj. En conjunto si el flip-flop
responde al cambio en D, este debe ocurrir como mnimo en el instante tsetup anterior
al flanco de reloj y despus de l debe persistir como mnimo un tiempo thold.
Finalmente sealamos que los Sistemas Digitales Pgina 112 instantes en que
transcurren las transiciones se toman normalmente cuando la transicin est en la
mitad de los dos niveles lgicos (50%). Las relaciones entre el flanco de reloj y la
seal de salida en las figuras (d) y (e) indican que si el requerimiento con respecto a
los tiempos de establecimiento y mantenimiento se cumple, habr un retardo de
propagacin tpd (propagation delay) entre el flanco de reloj y la respuesta en las
Experiencia 2

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salidas, Q y Q , del flip-flop. El retardo de la salida que cambia del nivel bajo al alto es
tpd,LH (low-high), y el otro tpd,HL (high-low).

Bibliografa y Sitios Web

Sistemas Digitales, Principios y Aplicaciones (Ronald Tocci)

Diseo Digital-Principios y Prcticas( Jhon Wakerly)
http://es.wikipedia.org/wiki/Latch
http://www.professorvalfredo.com.br/Download/Simbologia

%20IEEE.pdf
http://www.futurlec.com
http://www.datasheetcatalog.org/datasheets/50/375708_DS.pdf

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