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CIRCUITOS DIGITALES II
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Informe previo 2
Experimento 2: Circuitos latch y
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flip-flop
Rojas Romero, Leo Joel
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Cdigo: 12190166
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[CIRCUITOS DIGITALES II]
2016 - I
UNMSM
Cuestionario Previo
1) Indique la diferencia entre los latches y los flip-flops.
Bueno a decir verdad la relacin entre ambos es muy grande pero sus
diferencias ms radicales pueden ser:
Los Latch es un circuito secuencial muy bsico que esta retroalimentado,
pero un Flip-flop es lo mismo solo que posee un clock o seal de reloj
adicional.
El latch es ms primitivo ya que posee mayor margen de error en sus
formas de memoria, a diferencia del Flip-flop que es ms preciso por tener
aadido un Detector de Flancos despus del Clock.
Mayormente el Latch es un Circuito Discreto a diferencia de las distintos
Chips o Circuitos Integrados muy baratos y comunes en el mercado.
Los latch son el corazn del Flip-flop en todas sus variedades ya que a su
capacidad de memoria se le agrega la capacidad de establecer o borrar la
informacin en l.
2) Explicar la diferencia entre circuitos con entradas sncronas y con entradas
asncronas.
Como vemos ambas forma de entrada son en extremo tiles en toda unidad de
memoria en especial los Flip-flops, las diferencias entre ambas ms claras son:
unidad de memoria.
La entrada asncrona es fundamentalmente para establecer estados de
salidas anteriores al cambio propuesto por las entradas sncronas.
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UNMSM
S
0
R
0
CLK
Q
Ambigua
Q0 (sin cambio)
reloj.
Bueno es exactamente igual como se explic para el Latch NAND solo que se le
agrego la seal de reloj y su respectivo detector de flancos, es decir cuando
ocurra en el CLK un flanco de subida o bajada se el flip-flop tomara la salida
respectiva que se determinara por las entradas sncronas y el estado anterior, al
flanco de subida o bajada, de la salida.
Cul es la ecuacin caracterstica de un biestable S-R?
Mayormente los Flip-flops SR usan en su interior, por factores de comodidad, un
latch tipo NOR y su Ecuacin Caracterstica es la siguiente:
Q (t+1) = S +
R
Q (T)
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CLK
Q0
Q 0
Q (t+1) = J Q(t)
K
Q (t)
Q (t+1) = PR
Experiencia 2
+ CLR( J
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Q(t)
K
Q (t))
(sin cambio)
(conmuta)
UNMSM
5) Explique para qu se utilizan las entradas de prefijacin asncronas (PresetClear) (Set-Reset) en los flip-flops.
Bueno las entradas asncronas son tambin llamadas entradas predominantes
y son conocidas como
PRESET
CLEAR
PRESET
CLEAR
PRESET
establece
= 0;
CLEAR
= 1. La seal
PRESET
esta activa y Q se
presentes en las entradas J, K y CLK. La entrada CLK no puede afectar al Flipflop mientras que
PRESET
= 1;
PRESET
CLEAR
= 0.
= 0. La seal
CLEAR
se activa y Q se borra de
Experiencia 2
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CLEAR
= 0.
PRESET
CLEAR
UNMSM
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Q(t)
D Q(t)
CLK
Q(t+1)
0
Q(t)
D
D
1
1
1
Su ecuacin caracterstica segn el Mapa K seria:
Q(t+1) = D
Si se le agrega entradas asncronas:
Q(t+1) = PR +CLR(D)
Flip-Flop Tipo T: Ocurre cuando las entradas S-R o J-K son idnticas en niveles
lgicos. A continuacin se muestra su smbolo, su tabla de verdad y su mapa de
Karnaugh:
T Q(t
CL
Q(t+1
)
0
)
0
Experiencia 2
Q(t)
Q(t)
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Q(t+1) = T
Q(t)
Q(t+1) = PR +CLR(T
Q(t))
Experiencia 2
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Bueno los Circuitos Integrados a usar son 8 y se recomienda usar los de la familia
TTL. Comencemos:
Compuerta NAND
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Compuerta NOR
Compuerta NOT
Compuerta AND
Experiencia 2
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Latch Transparente
Flip Flop JK
Experiencia 2
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UNMSM
Experiencia 2
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transicin se indica en la figura (a) y en la figura (b) se representa una transicin del
cero al uno lgico del dato de entrada D.
Las relaciones entre las seales de las figuras (a) y (b) se entienden si se indica que la
transicin en D debe preceder a la transicin de disparo de reloj un tiempo
denominado tiempo de establecimiento tsetup. Si el flip-flop reconoce y responde
propiamente a la nueva entrada de dato D, con certeza el cambio en D debe preceder
al flanco de reloj un intervalo de tiempo no inferior a tsetup. La figura (c) representa
una transicin de D de 1 a 0.
Las relaciones entre las figuras (a) y (c) se proponen para indicar que si el cambio en D
se reconoce sin fallo, el nivel D debe mantenerse como mnimo durante un tiempo thold
(tiempo de mantenimiento) despus del flanco de reloj. En conjunto si el flip-flop
responde al cambio en D, este debe ocurrir como mnimo en el instante tsetup anterior
al flanco de reloj y despus de l debe persistir como mnimo un tiempo thold.
Finalmente sealamos que los Sistemas Digitales Pgina 112 instantes en que
transcurren las transiciones se toman normalmente cuando la transicin est en la
mitad de los dos niveles lgicos (50%). Las relaciones entre el flanco de reloj y la
seal de salida en las figuras (d) y (e) indican que si el requerimiento con respecto a
los tiempos de establecimiento y mantenimiento se cumple, habr un retardo de
propagacin tpd (propagation delay) entre el flanco de reloj y la respuesta en las
Experiencia 2
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salidas, Q y Q , del flip-flop. El retardo de la salida que cambia del nivel bajo al alto es
tpd,LH (low-high), y el otro tpd,HL (high-low).
%20IEEE.pdf
http://www.futurlec.com
http://www.datasheetcatalog.org/datasheets/50/375708_DS.pdf
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