Caderno de Organizao de Computadores

Edward Cspedes Carageorge 31 de Julho de 2012

Contedo
1 Introduo 1.1 Componentes Bsicos de um Computador . . . . . . . . . . 1.2 Ciclo de Instruo . . . . . . . . . . . . . . . . . . . . . . . 1.2.1 Formato de instruo R-R (Registrador-Registrador) 1.2.2 Formato de instruo R-M (Registrador-Memria) . 1.2.3 Pipeline (Processamento Concorrente) . . . . . . . .

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2 2 3 3 4 4

Captulo 1

Introduo
1.1 Componentes Bsicos de um Computador

1. CPU
Unidade Lgica Aritmtica (ULA) Unidade de Controle (UC) Registradores Barramentos

2. Memria

Figura 1.1.1: Memria 3. Entrada/Sada 4. Barramentos 5. Sistema Operacional

Monotarefa

 Processador de comandos  Sistema de arquivos  IOCS (I/O control system): gera as primitivas eletrnicas Multitarefa  Despachante ou Escalonador de prioridade interna  Escalonador de prioridade externa  Rotina de tratamento de interrupo  Gerenciador de memria  Parties xas  Segmentao  Paginao

O processador 1000000 de vezes mais rpido que a E/S. Logo, o processador caria mais parado que em funcionamento, portanto a cada espera de E/S outro programa pode ser rodado. 2

CAPTULO 1.

INTRODUO

1.2

Ciclo de Instruo

1. Busca da Instruo / incremento do PC (program counter) O endereo da instruo que est armazenado no PC levado para ser executado. Incrementa-se o PC.

Figura 1.2.1: 2. Decodicao das instrues / Busca de registradores 3. Execuo (ULA) Unidade Lgica Aritmtica 4. Acesso memria: ler ou escrever No usado no formato R-R 5. Escrita de registradores / Reincio do ciclo
1.2.1 Formato de instruo R-R (Registrador-Registrador)

31

6 bits 5 bits ADD $rd, $rs, $rt ($rd) ($rs) + ($rt)

op code

26

25
Rs

21

20 5 bits
Rp

16

15 5 bits
Rd

11

10 6 shant 5 bits

op eld

6 bits

Instruo

op code: formato de instruo, quantidade de operados e tipo de operao 5 bits para enderear 32 registradores (25 ) Rs (registrador source): endereo do primeiro R origem Rt (registrador source): endereo do segundo R origem Rd : endereo do R destino shant: shift amount (no usado) op eld: operao da ULA

CAPTULO 1.

INTRODUO

1.2.2

Formato de instruo R-M (Registrador-Memria)

31

op code

26

25 5 bits
Rs

21

20
Rd

16 5 bits

15

6 bits

oset 16 bits

oset: constante Load word (lw)

 lw $rd, oset($rs)  $rd (M[($rs)+oset])

Store word (sw)

 sw $rd, oset($rs)  (M[($rs)+oset])$rd

1.2.3 Pipeline (Processamento Concorrente)

Inst 1 Inst 2 Inst 3 Inst 4 Inst 5 Inst 6

1 ns BI/PC

2 ns DI/BR BI/PC

3 ns ULA DI/BR BI/PC

4 ns ULA DI/BR BI/PC

5 ns ER ULA DI/BR BI/PC

6 ns ER ULA DI/BR

ULA de 1 bit (+, -, and, or)

Figura 1.2.2: ULA de 1 bit Figura 1.2.3: ULA de 32 bits Tabela 1.1: Tabela Verdade breg S1 S0 S 0 0 0 and 0 0 1 or 0 1 0 + 1 1 0 SLT (Set on Less Than)

SLT $rd, $rs, $rt if (rs < rt) rd 1 else rd

BEQ (Branch if Equivalent)

BEQ $rd, $rs, oset if (rd = rs) PC PC+4+oset

CAPTULO 1.

INTRODUO

5 Tabela 1.2: S1 S0 0 0 0 1 1 0 1 0 1 1 1 0

breg 0 0 0 1 1 1

S and or (+) (-) Slt beq

Bibliograa
[1] Computer Organization & Design - David A. Patterson and John L. Hennessy