Ejemplo Disear una celda binaria bsica 1. Analizar las especificaciones para entender como debe operar el circuito.

2. Graficar el Diagrama de Estados Primitivo que define las secuencias de salidas deseadas para las secuencias de entrada dados.
Formato: Set Reset / Q Qn

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3. Dibujar una Tabla de Estados Primitivo (Mapa de flujo) que debe tener el nmero de columnas igual al nmero de combinaciones de variables de entrada y nmero de filas igual al nmero de estados.

Esta tabla es desarrollada con la idea que se convierta en el mapa de excitacin, es decir nos debe ilustrar la transicin entre un estado estable y otro. En cada fila del Mapa de Estados Primitivo debe haber solo un estado estable.

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4. Fusionar estados y eliminar los estados redundantes. Para eliminar los estados redundantes es necesario primero hallar los estados equivalentes. Los estados equivalentes tienen las mismas salidas y los mismos estados siguientes para las mismas condiciones de variables de entrada. Para identificarlos, se puede chequear en la tabla lo siguiente: Dos o mas filas se pueden fusionar (estados equivalentes) si no hay nmeros de estado conflictivos en cualquier columna. Por ejemplo: se pueden fusionar si tienen dos letras de estado idnticas o una letra de estado y o dos valores . Para ver que filas (estados) son equivalentes, desarrollamos una Tabla de implicantes donde probamos todos con todos y verificamos con un visto los equivalentes:

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Por lo general existe ms de una manera para fusionar estados. Esta eleccin puede afectar el costo del circuito. Para facilitar este proceso, utilizaremos un Diagrama de Equivalencia mxima. Cada fila (estado) se identifica con un punto y la letra del estado respectivo. Cada pareja de puntos se unen con lneas si es que esa pareja tiene un visto en la Tabla de Implicantes anterior. El objetivo general sera escoger la fusin de estados que mantenga el mnimo nmero de filas (estados) .

Los estados a y d son equivalentes, por lo tanto los podemos reemplazar por un solo estado T0. Los estados b y c pueden ser reemplazados por un estado T1.

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5. Graficar el Diagrama de Estados Reducido y asignar los cdigos de estados. De manera general : La asignacin de cdigos de estado (para una fila) debe tener transiciones con distancia unitaria entre un estado estable y el siguiente. En este caso, asignar un cdigo de estado con distancia unitaria entre dos estados es bastante simple.

En casos ms complejos el proceso de asignar cdigos podra requerir un ciclo a travs de algunos estados de transicin en una columna. Esto lo veremos en detalle en la siguiente seccin
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6. Graficar el Mapa de Excitacin y el Mapa de Salida. Del mapa de estados definitivo, podemos encontrar el mapa de excitacin. En el mapa de estados definitivo, todas las letras de estado en las filas que se fusionan son escritas en las respectivas columnas de la fila fusionada. Si una letra tiene crculo en una fila original, tendr crculo en la fila fusionada, reteniendo su designacin como estable.

La variable y corresponde al estado presente que en este caso es un solo bit. Ahora se sustituye la letra de estado por el valor del cdigo de estado siguiente:

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7. Agrupar el Mapa de Excitacin y el Mapa de la Salida. Escribir la ecuacin de variable de Estado Siguiente y la ecuacin de Salida. Graficar el Diagrama Esquemtico del circuito diseado. De los mapas anteriores tenemos :

Y = Set + Re set. y

Q=y

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