UNIVERSIDAD NACIONAL DE INGENIERIA FACULTAD DE INGENIERIA ELECTRICA Y ELECTRONICA 1er.

LABORATORIO DE SISTEMAS DIGITALES II EE-636 M

1. Disear un circuito secuencial sncrono, utilizando la herramienta de diseo digital Quartus II de Altera, que funcione como un registro con capacidad de cuenta up/down, carga paralela sncrona, y desplazamiento derecha/izquierda. Para el diseo, se definen las siguiente seales: Seal
din[3..0] dout[3..0] clk aclr sclr ld func[1..0]

Tipo
entrada salida entrada entrada entrada entrada entrada

Propsito
Datos de entrada Datos de salida Reloj del sistema Clear asncrono Clear sncrono Carga paralela

Funcionalidad

down sleft sin

entrada entrada entrada

Datos de entrada para carga paralela en el registro Datos de salida del registro Activacin del reloj por flanco positivo Si aclr = 0, dout[3..0] = 00H sin intervencin de clk Si sclr = 1, dout[3..0] = 00H luego de flanco de clk Si ld = 1, registro recibe datos en paralelo con activacin del clk Habilita cuenta, Si func [1..0] = 00, no hay cuenta ni desplazamiento desplazamiento Si func [1..0] = 01, el registro cuenta por 1, y direccin rotacin de la cuenta (up down) depende de seal down Si func [1..0] = 10, el registro se deplaza por un bit, y direccin de desplazamiento est dado por sleft. Si func [1..0] = 11, rotacin a la derecha Cuenta up/down Si down = 0, cuenta up, si down = 1 cuenta down Desplaza izquierda Si sleft = 0, registro se desplaza a la derecha, si sleft = 1 derecha registro se desplaza a la izquierda Bit a desplazar Bit de entrada en funcin de desplazamiento

Tabla 1.- Relacin de seales de entrada y salida para el registro con capacidad de carga, cuenta y desplazamiento El nombre del diseo ser reg4hdl reg4gdf, el cual deber implementarse utilizando las siguientes dos formas de entrada de diseo: a) Lenguaje de descripcin de hardware VHDL, en un solo archivo de diseo (reg4hdl). b) Grfica, a partir del diseo de una celda de un bit (reg1gdf) y replicndola a 4 bits (reg4gdf). El registro estar formado por flip-flops del tipo D, cuyas salidas se activarn con el flanco de subida del reloj. Adems, tomar en cuenta lo siguiente: La seal sclr es un clear sncrono y tiene la ms alta prioridad. La seal ld es la seal que permite la carga de los datos din[3..0] y tiene menor prioridad que la seal sclr. Para efectos de pruebas a travs de la simulacin de tiempos, considerar que la duracin del pulso de reloj es de 50 ns, y el tiempo de simulacin es de 5 us. Presentar para el Informe Final: Para cada alumno de Laboratorio, dar la especificacin final en lenguaje o VHDL del circuito secuencial solicitado (reg4hdl). Para cada alumno de Laboratorio, dar la especificacin final en formato bdf del circuito secuencial solicitado (reg4gdf). Para cada alumno de Laboratorio, realizar exhaustivamente la simulacin de tiempos del circuito secuencial diseado, para todos los casos. Se deber mostrar frente al profesor de prcticas de laboratorio los resultados de la simulacin. Existen diferencias en la simulacin del circuito implementado mediante especificacin por lenguaje de descripcin de hardware ( VHDL) y entrada de diseo grfica? Justificar su anlisis.

Cul es la frecuencia mxima de operacin del circuito secuencial en ambos casos? Estos valores debern ser demostrados frente al profesor de prcticas del laboratorio, a travs de la simulacin correspondiente. Para cada grupo de Laboratorio, adjuntar los archivos vhd, wdf resultado de los diseos del circuito secuencial solicitado.

Notas Generales para toda la experiencia: Un nuevo estado comienza con un flanco de subida de la seal de reloj. Para la simulacin de tiempos utilizar los dispositivos de la familia MAX7000S de Altera. Fecha de Inicio de la Experiencia: A partir del 14/09/2009 segn horarios. Finalizacin de la Experiencia: Semana a partir del 21/09/2009 segn horarios. Fecha de Entrega de Informes Finales: Semana del 28/09/2009 (solo entrega de Informes, mas NO realizacin de la experiencia), segn horarios. La forma de entrega de los informes ser via e-mail a las siguientes cuentas de correo: cbriceno@uni.edu.pe

formato de entrega incluir un archivo zip que contiene todo el diseo completo, es decir todos los archivos generados por la herramienta QUARTUS II, en dos subcarpetas (una por cada tipo de diseo), mas el informe en formato Word. a la cuenta de correo indicada.
La fecha y hora de presentacin de cada informe ser hasta las 06:00 p.m. del da que le corresponda realizar la experiencia. Presentar los Informes de acuerdo a la forma sugerida en el documento NORMAS PARA LA PRESENTACION DE INFORMES DE LABORATORIO DE SISTEMAS DIGITALES II EE-636 M

ELProfesor Ing. C.A.B.A.

Lima, 10 de Setiembre del 2009