Cours 1 & 2 – Electronique II – 2004/2005

Applications logiques
des transistors bipolaire et MOS
• Notions de base: circuit inverseur et
familles logiques
• Le transistor bipolaire comme interrupteur
• Inverseur à transistor bipolaire
• Logique bipolaire
• Le transistor MOS comme interrupteur
• Inverseur à transistor MOS
• Logique CMOS
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Familles logiques

• Les fonctions logiques réalisées dans une même technologie et

utilisant le même type de schéma logique de base définissent
une famille logique
• Les caractéristiques d’une famille logique sont données en
termes de niveaux logiques, puissance consommée, vitesse,
interfaçage possible avec d’autres familles logiques, …
• Les circuits logiques actuels sont réalisés sous forme de circuit
intégrés :
o SSI (small scale integration) : < 10 portes logiques
o MSI (medium scale integration) : < 100 portes logiques
o LSI (large scale integration) : < 1000 portes logiques
o VLSI (verylarge scale integration) : > 1000 portes logiques

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 Familles logiques
Notions de base
• niveaux logiques : 1 et 0 Æ niveaux de tension
• fan-in et fan-out
Pour un circuit logique, le fabricant spécifie le nombre de circuits du même
type que l'on peut placer en amont et en aval, sans détériorer les
performances du système :
¾Fan-in : nombre maximum de portes pouvant débiter dans le circuit
¾Fan-out : nombre maximum de portes pouvant charger le circuit
• délai de propagation
Le signal de sortie d'une porte logique accuse un certain retard par rapport
à la transition du signal d'entrée. Ce retard est lié à divers phénomènes
dynamiques, et les fabricants spécifient les délais de propagation en
mesurant les signaux à mi-tension.
• produit : puissance x délai
Est constant sur une certaine plage de puissance et/ou de délais. On peut
donc utiliser ce produit comme un facteur de mérite qui caractérise la
famille logique. Exemple: 100pJ TTL standard, 1pJ CMOS.
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Notions de base: circuit inverseur

Signal digital ou numérique

5V ‘1’

niveaux logiques discrets

‘0’
(logique binaire)
0V
Circuit inverseur - fonction
vin vout
0 v in = 1
INV.
v out = 
1 v in = 0

But : Réaliser ce circuit à base de transistor bipolaire

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 Inverseur à interrupteur
+VCC
Idée : obtenir un signal de sortie à deux Niveau ‘1’
niveaux logiques avec un simple interrupteur

+VCC Vout = + VCC

Commande :
‘ OFF ’

commande Vout

+VCC Niveau ‘0’

Commande : Vout = 0
‘ ON ’
Conclusion :
il nous faut un dispositif
avec trois bornes, dont une pour commande
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Le transistor bipolaire comme interrupteur:

Logiques Bipolaires
TB bloqué
IC Saturation (0 <VCE < Uj=0.6V) I=0
R =∞
Régime normal TB en
saturation
I≠0
VCE R =0
Blocage
Remarques :
• en fonctionnement ‘interrupteur’, le TB doit commuter entre le régime de
blocage et la saturation (dictés par le I et le R équivalents requis)
• la commande doit être assurée par la base, tenant compte que :
I C ≅ I E >> I B (pour un β suffisamment grand)
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Schéma d’un inverseur logique à transistor bipolaire
(exemple numérique) :
VCC=+15V

RC=1kΩ
+15V

+5V
RB=3kΩ OUT ~ 0V

0V IN

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A. Fonctionnement
(1) Si Vin=5V :
Vin − VBE 5V − 0.7 V
IB = = = 1.43mA VCC=+15V
RB 3kΩ

Si on veut un comportement de
court-circuit entre C et E (‘0’ à la
RC=1kΩ
sortie) : VCE=0

C E ~ 0V
IC
+5V RB=3kΩ OUT
Il faut donc :
IB VCE
IC =
VCC 15V
= = 15mA IN
R C 1kΩ VBE
→ I C ≈ 10I B ↔ saturation

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 B. Fonctionnement

(2) Si Vin=0V < 0.7V=Uj

le TB est évidement bloqué, et VCC=+15V
IC=0 et
Vout = VCE = Vcc=15V
RC=1kΩ

C E
IC=0 15V
0V RB=3kΩ OUT
IB VCE
IN
VBE

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C. Fonctionnement
(3) Si Uj=0.7V < Vin < 15V
et le TB est en Régime Actif Normal :
Vout = VCE = VCC − R C I C = VCC − R Cβ I B =
Vin − VBE  R  R
= VCC − βR C =  VCC + β C 0.7 V  − β C Vin
RB  RB  RB
VCC=+15V
L’équation est une droite
de pente :
- β RC / RB RC=1kΩ
OUT
IC Vout
Vin RB=3kΩ

IB VCE
IN
VBE

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Caractéristique de transfert de l’inverseur logique à TB
Basé sur les résultats précédents, on peut tracer la
caractéristique de transfert, Vout (Vin) de l’inverseur à TB :
Vout
Blocage
VCC

Régime
Normal RC
Pente : − β
RB

Uj
Saturation Vin
Uj U j + VCC R B / β R C

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Inverseur logique à TB
Remarques et conclusions
• Pour une entrée logique ‘0’ le transistor bipolaire est
bloqué et la sortie vaut Vout = + Vcc
• Pour une entrée logique ‘1’ le transistor bipolaire est
saturé et Vout = VCEsat ~ 0.1-0.2V
• le type de logique définie par cette utilisation est
appelée logique saturée (saturating or saturated logic).
Les avantages de cette logique sont : des transitions
logiques bien définies et une consommation de puissance
relativement faible. Le désavantage est le temps de
commutation long (surtout lié au fait que le commutation
off des transistors bipolaire saturés est longue). Il existe la
possibilité d’avoir une logique ‘non-saturée’: ECL =
emitter-couple logic ou une logique Schottky TTL.
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 Logique Resistor-Transistor (RTL)
• logique RTL possible à obtenir si les sorties de plusieurs
inverseurs à transistor bipolaire sont connectées en parallèle
Fonction logique (NOR) : Analyse :
Y=A.B =A+B • A = 1 Æ QA saturated à
+VCC VY = VCEsat ~ 0.1V (=0)
• Même chose si B = 1 ou
Porte logique
A=B=1
NOR de type RTL RC
Y • Uniquement si A = B = 0
Æ VY = VCC (= 1).
A Avantages :
QA QB
RB B RB
• simplicité
• respect des niveaux
logiques à sortie ouverte
Désavantages :
• dégradation niveau haut
due à RC, fan-out limité
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Logique Diode-Diode (DDL)

• Utilise des éléments passifs Porte AND (DDL)
(diodes et résistances) +VCC
• N’existe pas aujourd’hui
• Pas de circuit inverseur R
• Niveaux logiques Y
A Y = AB
particuliers (0.7V, 4.3V, 5V)
B
Avantages :
• simplicité (valeur historique) Porte OR (DDL)
A
Désavantages : B Y=A+B
• dégradation du niveau
logique de sortie suite à
cascade de portes
• fan-out limité
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 Logique Diode-Transistor (DTL)
• 1ere famille de circuits logique intégrés (1960, remplacé par TTL)
• combine diodes et transistors bipolaires
Porte NAND (DTL): Analyse:
AND (DL) + inverseur RTL • B = ouvert, A =0V:
+VCC=+4V Æ D1 en conduction, VX=0.7V
Æ D3, D4 en conduction
Æ Q bloqué Æ Vout = +VCC (=1)
R1(=2k) R2=4k • La résistance R3 améliore la
D1 transition 0 à 1 (écoulement
X
A Vout=AB d’électrons stockés dans la base)
B D3 D4 • Si A=1V :
D2 Æ Q saturé et Vout = 0.1-0.2V
R3

-VBB=-2V
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Logique Transistor-Transistor (TTL ou T2L)

• 1960-1980: TTL utilisé en # circuits intégrés (SSI, MSI)
• évolution de DTL en TTL
Analyse :
• La diode d’entrée est remplacée par un
+VCC transistor bipolaire
• Vin = +VCC Æ jonction BC du Q1 en
directe et BE de Q1 en inverse (Q1 en
R RC Régime Actif inverse, βR faible) Æ Q3
Vout saturé Æ Vout ~ 0.1-0.2V (= ‘0’)
• Vin = 0V Æ jonction BE du Q1 en direct
Vin Æ Q1 en Régime actif normal Æ Q3
Q3 passe en blocage
Q1
Avantages :
• gain en surface (intégration)
• amélioration de la vitesse de
commutation
• augmentation de fan-in et fan-out
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 Logique Emitter-Coupled (ECL)
• famille logique la plus rapide due à la faible excursion entre états
logiques : 0.8V Æniveaux logiques incompatibles avec autres logiques
• circuit de base amplificateur différentiel
• transistors toujours en régime actif normal (jamais en saturation ou
blocage) Æ consommation !
+VCC Analyse :
Porte OR • Si A ou B sont à ‘1’,
Et/ou NOR tout le courant passe
A+B
en branche gauche et
A+B
A B la sortie A + B est
VR au niveau bas (‘0’)
Tension de • Si A et B sont à ‘0’ la
référence branche gauche est
I0 bloquée et la sortie
respective est à ‘1’
-VEE SysCom 2004/2005, A. Ionescu 17

Transistor MOS comme interrupteur

• le MOSFET est un interrupteur de courant quasi-idéal (la
commande sur la grille ne consomme pas de courant !)

ID

VT

off on

VGS

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 Soit le circuit suivant, où la tension de drain est initialement
égale à VDD :
ID
VDD

D
VDD 0
G C
VDS
0 Hypothèse:
t VGS S Capa.initialement
chargée à VDD

t = 0 Æ VGS=0 < VT Æ le TMOS est bloqué (ID=0)

t > 0 Æ VGS=VDD Æ Saturation Æ courant : I D = (β / 2 )(VDD − VT )2
Après commutation : VGS=VDD, ID=0, VDS=0
donc, le ‘1’ à l’entrée impose le ‘0’ à la sortie Æ switch
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Représentation de la commutation en diagramme IDS-VDS :

les flèches indiquent l ’évolution temporelle du point de fonctionnement du
transistor MOS (IDS, VDS) durant la commutation

IDS
1/pente = résistance moyenne du TMOS
durant la commutation (transition) : Rn

C VDS
A
VDD=5V
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 MODELE ‘digital’ du TMOS :
D
Grille
Drain G

VGS Rn Résistance moyenne S

du transistor MOS :
VDD
Rn =
(β / 2)(VDD − VT )
Source 2

Modèle - Interrupteur commandé

par la valeur de VGS :
•FERME pour VGS > VDD/2
•OUVERT pour VGS < VDD/2
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Effets capacitifs
• effet de la capacité de l’oxyde, Cox
Grille Drain

Cin=(3/2)Cox Rn Cout=Cox

Source
Conséquence :
Constante de temps associée à la commutation du TMOS
(circuit équivalent RC, avec C=Cout) :
2V vin
τ = R n C ox = DD
C 'ox ZL
β(VGS − VT ) vout
2

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 ‘Delay-Time’: tPLH, tPHL, ‘Transition-Time’: tLH, tHL

Vin ‘H’=HIGH, ‘L’=LOW

90%
50%
10%

tr tf
Vout tPLH tPHL
VOH

VOL
tLH tHL

t PHL , t PLH ≈ R n ,p C tot t HL , t LH ≈ 2R n ,p C tot

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CIRCUITS MOS LOGIQUES

Inverseur CMOS
(Complementary M O S : 1TMOS canal n et 1 TMOS canal p) :
• bloc de base pour la conception des circuits digitaux (numériques)
• réalise la ‘négation’ logique :

A→A
A 0 1 ‘0’ Æ 0V
A 1 0 ‘1’ Æ 5V

IN = 0, 1 OUT = 1, 0

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 L’inverseur CMOS : schéma et symbole logique

VDD=5V VDD

M2 A A
A A OUT
IN

M1 ou simplement :

A A

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COMMENT MARCHE UN INVERSEUR CMOS ?

Régime statique (DC) T2 on T2 on T2 off

T1 off T1 on T1 on

VDD=5V Vout 1 2 3
VSG2
VOH A
T2

Vin Vout

T1 B
VOL
VGS1 VIL VIH Vin
pente = -1
Zone d’incertitude
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Point de commutation (basculement) d’un inverseur CMOS
(‘switching point’)

T2 on T2 on I Dn = I Dp
T2 off
T1 off T1 on (β n / 2)(VSP − VTn ) = (β p / 2)(VDD − VSP − VTp )
2 2
T1 on

Vout 1 2 3
pente = +1
VOH
(β n / β p ) VTn + VDD − VTp
C VSP =
1 + (β n / β p )
VSP
Voir : exercice
Estimer βn et βp pour que
VOL
Vin VSP=2.5V (VDD=5V).
VSP
Remarque : Si L1 = L2, pour que : VSP =2.5V Æ Z2 = 3 Z1
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(Z = largeur du TMOS)

Représentation qualitative/intuitive du comportement

dynamique d’un inverseur CMOS :

Vin H

100pF
t PHL t PLH
L L

Vout H H

L
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 Puissance dynamique dissipée

f=1/T
C

Q Ctot VDD C tot

I= =
T T Réduire la puissance moyenne
2 (ou la maintenir constante
C tot VDD pour f Ê) implique :
P = VDD I = = C tot VDD
2
f
T • VDD Ì
où f = ‘clock frequency’ • Ctot Ì
(fréquence d’horloge)
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Autres configurations d’inverseurs :

‘NMOS’ ‘P-channel Load’

VDD VDD VDD

Out
Out Out
In In In

(a) (b)
Désavantages :
• la sortie ‘out’ n’atteint jamais le niveau logique absolu
• puissance dissipée plus importante par
SysCom 2004/2005, rapport au CMOS (en régime DC)
A. Ionescu 30

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 Portes logiques statiques (‘Static logic gates’)

(1) NAND Portes ‘STATIQUES’ veut dire :

VDD • OUT = fonction logique (IN)
• OUT disponible qq. soit t

Symbole :
4 3 out = AB
A
AB
B
A
2 Remarque* :
B • 2 P-MOSFET : en parallèle
Æ 1 P-MOSFET éqv. : Zeq = Z 3 + Z4 = 2Z
1 • 2 N-MOSFET : en série
Æ 1 N-MOSFET éqv. : Leq = L1 + L2 = 2L
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Si on court-circuite A et B, on obtient un inverseur

NAND CMOS, et, avec la remarque*, on déduit que les
dimensions desTMOS équivalents de cet inverseur
A sont :
AB PMOSFET équivalent : L, 2Z
B NMOSFET équivalent : 2L, Z

β neq ( Z / 2L) µ n C 'ox 1 β n

Table logique NAND : = =
β peq (2Z / L) µ p C 'ox 4 β p
A B AB AB où βn et βp sont les paramètres des transistors
MOS n et p.
0 0 0 1
La tension de basculement (commutation)
0 1 0 1 équivalente est :

1 0 0 1 (β n / 4β p ) VTn + VDD − VTp

VSPeq =
1 + (β n / 4β p )
1 1 1 0

A AA = A
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 (2) NOR : Symbole :

A A
A+B

B B
Table logique NOR :
A+B
A B A+B A+B
0 0 0 1
0 1 1 0
1 0 1 0
1 1 1 0
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(3) Portes logiques complexes : implémentation en CMOS

Remarque : toute fonction de type AND-OR-INVERT (AOI)
peut être implémentée en CMOS
Les blocs de base à utiliser sont les suivants :

VDD
VDD
A+ B + C
A A.B.C A

B NAND B NOR
A B C A B C
C C A+ B + C
ABC

(a) (b) (c) (d)

SysCom 2004/2005, A. Ionescu 34

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