INSTITUTO POLITCNICO NACIONAL

UNIDAD PROFESIONAL INTERDISCIPLINARIA EN INGENIERA Y TECNOLOGAS AVANZADAS

Practica 0: Introduccin a Entorno VHDL Objetivo:

Que el alumno conozca la herramienta de desarrollo ISE Design 10.1 o superior para proyectos en VHDL, as como gravarlos en un dispositivo PLD.

Introduccin Terica:
El lenguaje de descripcin hardware VHDL (Very high speed Hardware Description Logic) es un lenguaje orientado a la descripcin de hardware pero con muchos elementos heredados de otros lenguajes como C o Pascal. Una vez realizado un programa en VHDL (con extensin VHD) y haberlo compilado con xito, tendremos un fichero con el mismo nombre y extensin JED, con el cual podremos grabar una PLD (Dispositivo Lgico Programable) con la misma operatividad que el fichero VHD.

Al describir cualquier dispositivo en VHDL (desde una simple puerta and hasta un sistema completo) se deben definir dos elementos principales:

Entidad o entity que es la interfaz del dispositivo con el exterior. Tiene por objeto decir que seales son visibles o accesibles desde el exterior, es decir los puertos o ports del dispositivo. entity prog01 is port( a,b,c: in std_logic; x: out std_logic; end prog01;

Arquitectura o arquitecture que es la funcionalidad que realiza el dispositivo, es decir, qu transformaciones se realizarn sobre los datos que entren por los puertos de entrada para producir la salida. Dentro de este apartado es donde se dota de operatividad al circuito. Su estructura general es la siguiente, y debe estar incluida en el mismo fichero de la entidad a la que hace referencia:

arquitecture nombre of nombre_entidad is begin sentencias end nombre; Para acabar esta introduccin deberemos tener en cuenta una serie de detalles ms de ste lenguaje:

Dispositivos Lgicos Programables

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VHDL no distingue las maysculas de las minsculas, por lo que deberemos tener cuidado al asignar nombres a las variables, especialmente si estamos acostumbrados a trabajar con C. Las variables deben empezar por una letra, no deben contener ni espacios ni smbolos como &, %, $, #, !, etc. Su longitud no est limitada, no pueden acabar con un carcter de subrayado o tener dos subraryados seguidos. Para representar un nmero de una sola cifra, deberemos situarlo entre apstrofes; as: '1' Para representar un nmero de mas de una cifra, lo representaremos as: "10011" Es muy probable que en cada prctica encuentres varias entidades y varias arquitecturas. Tomando como ejemplo al multiplexor, sabemos que no todos tienen el mismo nmero de bits o de canales, por eso cada uno tiene una entidad distinta.

Procedimiento:
1.- .- Para aumentar la confiabilidad de un transmisor que enva un dato de cuatro bits,

Disee un generador de bit de paridad par, de esta forma el transmisor ahora enviara 5 datos.

Figura 1. Generador y comprobador de paridad.

Programa del generador de Paridad. library ieee; use ieee.std_logic_1164.all; entity prog00 is port( d1,d2,d3,d4: in std_logic; x: out std_logic; y: out std_logic_vector(4 downto 0)); end prog00;

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Practica 0: Introduccin a Entorno VHDL architecture prog of prog00 is begin x <= (A xor B) xor (c xor D); y <= x & d1 & d2 & d3 & d4; end prog; --fin 2.- Disee el comprobador de error de paridad, el cual tiene 5 entradas y una salida ver figura 1.
3.- Disear un decodificador de diecisis nmeros con un display de 7 segmentos como lo indica la figura siguiente.

Utiliza los switch de la tarjeta para simular las entradas. 4.- Disee el circuito integrado 74151 en VHDL (verifique las hojas de especificaciones), que hace referencia a un multiplexor 8x1.

Entregar Concusiones individuales.

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