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Practica 5. DISEO DE UN MULTIPLICADOR SECUENCIAL DE 16 BITS BASADO EN EL ALGORITMO DE SUMAS Y DESPLAZAMIENTOS

Escobar Ceballos Andrs Giovanni, 0738898 Rodrguez Cristhian Eduardo, 0745815

Abstract design is a state table for the implementation of a multiplier 16-bit sequences based on the algorithm of the book by Nelson likewise a VHDL code was modified from the control unit based on the table states designed or completed. Subsequently the proposed circuit was implemented and modified in the FPGA to verify its operation.

realizacin de la prueba de escritorio, pece a que el instructor realizo una explicacin en clase del algoritmo. Por tal razn

solo se opto por validar las condiciones requeridas en cada uno de los estados del algoritmo y ajustar la tabla de verdad para la multiplicacin secuencial de 16 bits. III. DISEO DE LA MQUINA DE ESTADOS TIPO MOORE. De acuerdo a las instrucciones brindadas por el instructor, en la cual se plantea el diagrama de estados para el multiplicador secuencial de 16 bits, figura1, se creo la tabla de estados con la informacin del estado presente EP y el prximo estado PE mostrado en la tabla 1.

I. INTRODUCCION Se realizo o completo una tabla de estados para la implementacin de un multiplicador secuencias de 16 bits, basado en el algoritmo del libro de Nelson (pginas 551 y 552), as mismo se modifico un cdigo vhdl de la unidad de control en base a la tabla de estados diseada o completada. Posteriormente se implemento el circuito propuesto y modificado en la FPGA con el fin de verificar su funcionamiento.

II. ALGORITMO DE MULTIPLICACION El algoritmo presentado en el libro de Nelson (pginas 551 y 552) no fue lo suficientemente claro para permitir la

TABLA 1. Tabla de estados Multiplicador secuencial.

En la tabla se puede observar los prximos estados de cada estado actual y los valores de los datos de control o bit requeridos para la transicin al prximo estado. En cada tabla se establece que sin importar el valor de los 3 ms significativos, al recibir un 1 binario en el bit menos significativo o RST, la transicin siempre ser al estado S0.

2 TABLA 2. Valores de salida Multiplicador secuencial 16 bits As mismo, de la figura1, puede observarse que los estados S1, S3 y S4 no requieren alguna condicin en los bits de control menos significativos para realizar la transicin al siguiente estado, as pues, solo se verifica el bit de control RST para pasar al estado S0. En la tabla 2 se presenta los valores de salida establecidos para cada estado. Los valores de salida fueron establecidos siguiendo estrictamente las condiciones que figuran en el algoritmo presentado en el libro de Nelson (pginas 551 y 552), el cual se detallan a continuacin:
0XXX

1.

Estado Inicio: a. Registro A se establece a 0. b. Asignacin Valor multiplicador al Registro M. c. Asignacin Multiplicanda al Registro Q. d. Inicializar contador CNT.
XXX1

S0

1XX0

2.

3.

Estado Suma: a. Asignacin Registro A el valor de la suma de los registros A y M Estado Corrimiento: a. Decremento del registro CNT en 1 b. Decremento registro A:Q

S1 XXX1 XXX0

XXX1

X1X0

S2

X0X0

Por lo anterior, en la tabla 1 se puede observar que el estado S1 se activan los bits de la limpieza o establecimiento a Cero (0) del registro A, tambin se colocan en 1 los bits referentes a activacin y escritura de los registros Q y M y la carga del contador CNT, todo esto de acuerdo a la condicin 1 o Estado inicio del algoritmo del libro de Nelson. En concordancia con el algoritmo, en el estado S3, se coloco 1 en los bit enA y WrA del registro A, los cuales activan y obligan la escritura del registro, tambin se coloco en 1 los bit de control wrC y ClrC con el fn de permitir que el registro C guarde el carry de la suma A+M acuerdo a la condicin 2 o Estado Suma del algoritmo del libro de Nelson. En el estado S4, se coloca a 1 los bit de control enA, enQ y clrC con el fin de permitir que se realice el corrimiento hacia la derecha en el registro A. El estado S5, solo requiere que se decremente el contador CNT de acuerdo al la figura1.

S3 XXX0 XXX0 X100 S5

S4

0000

FIGURA 1. Diagrama de estados Maquina Multiplicador Secuencial 16 Bits

IV. INVESTIGACION La forma ms comn de describir un circuito es mediante la utilizacin de esquemas que son una representacin grafica de lo que se pretende realizar. Con la aparicin de herramientas de EDA cada vez ms complejas, que integran en el mismo marco de trabajo tanto las herramientas de descripcin, sntesis y realizacin, aparece tambin la necesidad de disponer de una descripcin del circuito que permitiera el intercambio de informacin entre las diferentes herramientas que componen la herramienta de trabajo. Con una mayor sofisticacin de las herramientas de diseo, y con la puesta al alcance de todos de la posibilidad de fabricacin de circuitos integrados y de circuitos con lgica programable, fue apareciendo la necesidad de poder describirlos circuitos comn alto grado de abstraccin, no desde el punto de vista estructural, sino desde el punto de vista funcional. Exista la necesidad de poder describir un circuito

3 pero no desde el punto de vista de sus componentes, sino desde el punto de vista de como funcionaba. Este nivel de abstraccin se haba alcanzado ya con las herramientas de simulacin. Para poder simular partes de un circuito era necesario disponer de un modelo que describiera el funcionamiento de ese circuito, o componente. Estos lenguajes estaban sobre todo orientados a la simulacin, por lo que poco importaba que el nivel de abstraccin fuera tan alto que no fuera sencilla una realizacin o sntesis a partir de dicho modelo. Con la aparicin de tcnicas para la sntesis de circuitos a partir de un lenguaje de alto nivel, se utilizaron como lenguajes de descripcin precisamente estos lenguajes de simulacin, que si bien alcanzan un altsimo nivel de abstraccin, su orientacin es bsicamente la de simular, por lo que los resultados de una sntesis a partir de descripciones con estos lenguajes no es siempre la mas optima. VHDL, viene de VHSIC (VeryHighSpeedIntegrated Circuit) Hardware Description Language. VHDL es un lenguaje de descripcin y modelado diseado para describir (en una forma que los humanos y las maquinas puedan leer y entender) la funcionalidad y la organizacin de sistemas hardware digitales, placas de circuitos, y componentes. VHDL fue desarrollado como un lenguaje para el modelado y simulacin lgica dirigida por eventos de sistemas digitales, y actualmente se lo utiliza tambin para la sntesis automtica de circuitos. Un lenguaje de descripcin de hardware (HDL, Hardware Description Language) permite documentar las interconexiones y el comportamiento de un circuito electrnico, sin utilizar diagramas esquemticos. El flujo de diseo suele ser tpico: 1. 2. Definir la tarea o tareas que tiene que hacer el circuito. Escribir el programa usando un lenguaje HDL. Tambin existen programas de captura de esquemas que pueden hacer esto, pero no son tiles para diseos complicados. Comprobacin de la sintaxis y simulacin del programa. Programacin del dispositivo y comprobacin del funcionamiento. ultimo el principal objeto de trabajo dado que se desarrollo sobre el la tabla de verdad. Se logro implementar y verificar en la FPGA el multiplicador secuencias de 16 bits expuesto por el instructor, obteniendo resultado con valores en hexadecimal. Lamentablemente el algoritmo empleado para el desarrollo de la practica no fue lo suficientemente claro, asi mismo los conocimientos de integracin de una maquina de estados con otros componentes no fue suficiente para visualizar y adquirir las habilidades deseadas en este laboratorio.

3. 4.

Un rasgo comn a estos lenguajes suele ser la independencia del hardware y la modularidad o jerarqua, es decir, una vez hecho un diseo ste puede ser usado dentro de otro diseo ms complicado y con otro dispositivo compatible.

V. CONCLUSIONES Se pudo conceptualizar las partes que conforman un sistema digital de procesamiento, esto es la Unidad de procesamiento y unidad de control, siendo este