LABORATORIO CDIGO SECUENCIAL

1. Disee y simule una unidad aritmtica serial (UAS) de 16 bits:

La lnea de entrada CLK es para los pulsos de sincrona del reloj. La lnea DIN es la entrada de datos SERIAL mientras que RST es el reset del sistema. A travs de la lnea DIN se recibirn los datos de la unidad de conformidad con el protocolo RS232. El estado lgico inactivo de esta lnea es 1. Se enviarn los datos a la UAS as: El primer byte corresponde a la operacin aritmtica que se debe realizar. Si es suma, deber ir una S, si es resta, una R, si es multiplicacin una M y si es una divisin, una D. Los siguientes dos bytes correspondern respectivamente al byte alto y al byte bajo del primer operando, mientras que los dos ltimos bytes correspondern al byte alto y al byte bajo del segundo operando. Entre cada byte de la trama serial hay dos ciclos de reloj en los que la lnea de datos DIN permanece inactiva (1). Una vez el circuito ha recibido la trama serial completa, deber desarrollar la operacin aritmtica seleccionada y mostrarla en el puerto de salida de 32 bits RES. En el caso de la operacin de divisin, el puerto DEC mostrar la parte decimal del resultado con dos decimales de precisin. Se supone que en las dems operaciones la salida DEC marcar cero. Se considerar que los operandos son SIN SIGNO, es decir, solamente enteros positivos o cero. Solo debe reflejarse el resultado de la operacin en el puerto una vez esta se haya llevado a cabo de forma correcta. La seal de error indicar cuando se intenta dividir por cero. La trama de datos serial no llevar bit de paridad. En la siguiente figura se muestra el formato general de la trama de entrada:

2.

2. TRANSMISOR DE DATOS SERIAL

Una compaa fabricante de dispositivos de adquisicin de datos necesita un circuito digital que tome 3 entradas de 12 bits cada una (IN_1, IN_2 e IN_3) y las transmita en forma serial bajo el protocolo RS232 por la lnea TX cada vez que se enve un pulso por la lnea LOAD de duracin de un ciclo de reloj. El circuito debe tener una salida BUSY que se mantenga a nivel lgico alto mientras se est realizando la transmisin para avisarle al controlador que no puede enviar pulsos de LOAD durante este tiempo. Recuerde que bajo el protocolo RS232 el nivel lgico inactivo de la lnea TX es de 1, adems solo puede transmitirse 8 bits por trama, empezando por el LSB. La transmisin deber contar con un BIT DE PARIDAD PAR, es decir, este bit que debe enviarse antes del bit de STOP debe estar a 0 si el nmero de 1s del byte que est siendo transmitido es PAR y debe estar a 1 si el nmero de 1s del byte que est siendo transmitido es impar. RECUERDE QUE LA TRAMA COMPLETA SE COMPONE DEL BIT DE INICIO, SEGUIDO DEL DATO, EL BIT DE PARIDAD Y POR LTIMO EL BIT DE PARADA. ADEMS COMO CADA DATO A TRANSMITIR TIENE 12 BITS, DEBER TRANSMITIRSE PRIMERO LOS 8 BITS DE MENOS PESO Y LUEGO LOS 4 BITS DE MAS PESO LLENANDO LOS OTROS BITS CON CERO. SE TRANSMITIR PRIMERO LA ENTRADA IN_1, LUEGO LA IN_2 Y POR LTIMO LA IN_3. Disee y simule un circuito digital en VHDL que cumpla los requerimientos del fabricante el cual est dispuesto a pagar con una buena nota.