UNIVERSIDAD NACIONAL DE INGENIERIA FACULTAD DE ELECTROTECNIA Y COMPUTACION

Departamento de Arquitectura y Sistemas Arquitectura de Mquinas Computadoras II GUIA EVIDENCIAS DEL PORTAFOLIOS

Gabriel Andrs Guilln Garca Nmero de lista: 18 4T3-Co

Fecha: 21/12/2012

1. Arquitectura y Organizacin a. Un mapa conceptual que relacione los conceptos de Arquitectura y organizacin de computadoras.

Programa s

Codificaci n Forma

Elementos

especifi ca

lgica
Para ejecucin Visibles al

Programado r
Manejo del

Conjunto de Instruccio

de

Determina mecanismos

denomina

designa

Caracterstica s y atributos
define

Procesado r
Manejo de

Registros

Puertos

E/ S

Arquitect uraTiene
muchas

Mapeo de memoria
Tcnica de

Tamao de

Palabra

Implementacion es
La manera en que Se implementa

Direccionamie nto de memoria Memoria

Cantidad de Modos de

Organizaci n
Estructura y funcionamiento Construcci n

Bancos

ALU

Tcnica de construccin

Unidades de Control

Buses o conexin directa

infraestructura de interconexin

Component es

Tecnologa de

b. Un diagrama, esquema u otro tipo de instrumento grfico que explique el funcionamiento de la Arquitectura Secuencial de Programa Almacenado (ASPA).

Operador

Entrada
Escribir datos

Salida
Imprimir

Memoria

Inicia r

Leer instruccione

Leer datos

Guardar resultado

Control

Operacin

Calculo

Seal de control Acciones accin

Transmisin de datos Unidades funcionales

Control

2. Arquitecturas Histricas de Computadoras Ideal: Resolver los 6 ejercicios en las 4 arquitecturas. Mnimo: Al menos cada uno con una arquitectura. Cada arquitectura deber tener al menos un ejercicio. 1) 2) 3) 4) 5) 6) A=A+B+C X=B*X+B-X A=A+(A*B/(C-D+A)*D)-C+D D=(A*A+B-(A+B))/B A=A+A/D+(C-A)*D+C Y=AX^2+BX+C

PILA
AB+C+A= PUSH A PUSH B ADD PUSH C ADD POP A BX*B+X-X= PUSH B PUSH X MUL PUSH B ADD PUSH A SUB POP X AAB*CD-A+/D*+C-D+A= PUSH A PUSH A PUSH B MUL PUSH C PUSH D SUB PUSH A ADD DIV PUSH D MUL ADD PUSH C SUB PUSH D ADD POP A AA*B+AB+-B/D= PUSH A PUSH A MUL PUSH B ADD PUSH A PUSH B ADD SUB PUSH B DIV POP D AAD/+CA-D*+C+A= PUSH A PUSH A PUSH D DIV ADD PUSH C PUSH A SUB PUSH D MUL ADD PUSH C ADD POP A AX*X*BX*+C+Y= PUSH A PUSH X MUL PUSH X MUL PUSH B PUSH X MUL ADD PUSH C ADD POP Y

ACUMULADOR

LOAD A; ACC <- A ADD B; ACC <- A+B ADD C; ACC <- A+B+C STORE A

LOAD B; ACC <- B MUL X; ACC <- B*X ADD B; ACC <-B*X+B SUB X; ACC <- B*X+B-X STORE X

LOAD A; ACC <- A MUL B; ACC <- A*B STORE T1; T1 <- A*B LOAD C; ACC <- C SUB D; ACC <- C-D ADD A; ACC <- C-D+A STORE T2 <- C-D+A LOAD T1; ACC <- T1 DIV T2; ACC <- T1/T2 MUL D; ACC <- T1/T2*D STORE T3; T3 <- T1/T2*D LOAD A; ACC <- A ADD T3; ACC <- A+T3 SUB C; ACC <- A+T3-C

LOAD A; ACC <- A MUL A; ACC <- A*A ADD B; ACC <- A*A+B STORE T1; T1 <A*A+B LOAD C; ACC <- A ADD B; ACC <- A+B STORE T2; T2 <- A+B LOAD T1; ACC <- T1 SUB T2; ACC <- T1-T2 DIV B; ACC <- T1T2/B STORE D

LOAD A; ACC <- A DIV D; ACC <- A/D STORE T1; T1 <- A/D LOAD A; ACC <- A ADD T1; ACC <- A+T1 STORE T1; T1 <- A+T1 LOAD C; ACC <- C SUB A; ACC <- C-A MUL D; ACC <- C-A*D STORE T2; T2 C-A*D LOAD T1; ACC <- T1 ADD T2; ACC <- T1+T2 ADD C; ACC <- T1+T2+C STORE A

ADD D; ACC <- A+T3-C+D STORE A LOAD A; ACC <- A MUL X; ACC <- A*X MUL X; ACC <- A*X*X STORE T1; T1 <- A*X*X LOAD B; ACC <- B MUL X; ACC <- B*X STORE T2; T2 <- B*X LOAD T1; ACC <- T1 ADD T2; ACC <- T1+T2 ADD C; ACC <- T1+T2+C STORE Y

2 DIRECCIONES MOV R1, A MOV R2, B ADD R1, R2; R2 <- A+B MOV R1, C ADD R2, R1; R1 <- A+B+C MOV A, R1 MOV R1, B MOV R2, X MUL R1, R2; R2 <- B*X ADD R1, R2; R2 <- B*X+B MOV R1, X SUB R2,R1; R1<- B*X+B-X MOV X, R1 MOV R1, A MOV R2, B MUL R1, R2; R2 <- A*B MOV R3, C MOV R4, D SUB R3, R4; R4 <- C-D ADD R4, R1; R1 <- C-D+A DIV R2, R1; R1 <- A*B/(C-D+A) MOV R4, D MUL R1, R4; R4 <- A*B/(C-D+A)*D MOV R1, A ADD R1, R4; R4 <- A+(A*B/(C-D+A)*D) SUB R4, R3; R3 <- A+(A*B/(C-D+A)*D)-C MOV R1, D ADD R3, R1; R1 <- R3 + D MOV A, R1 MOV R1, A MOV R2, X MUL R1, R2; R2 <- A*X MOV R1, X MUL R2, R1; R1 <- A*X*X MOV R2, B MOV R3, X MUL R2, R3; R3 <- B*X ADD R1, R3; R3 <- A*X*X+B*X MOV R2, C ADD R3, R2; R2 <- A*X*X+B*X+C MOV Y, R2

MOV R1, A MUL R1, R1; R1 <- A*A MOV R2, B ADD R1, R2; R2 <- A*A+B MOV R1, A MOV R3, B ADD R1, R3; R3 <- A+B SUB R2, R3; R3 <- R2-R3 MOV R1, B DIV R3, R1; R1 <- R2-R3/B MOV D, R1

MOV R1, A MOV R2, D DIV R1, R2; R2 <- A/D ADD R1, R2; R2 <- A+A/D MOV R3, C SUB R3, R1; R1 <- C-A MOV R4, D MUL R1, R4; R4 <- (C-A)*D ADD R2, R4; R4 <- R2+R4 ADD R4, R3; R3 <- R2+R4+C MOV A, R3

3 DIRECCIONES
LOAD R1, A LOAD R2, B LOAD R3, C ADD R4, R1, R2; R4 <- A+B ADD R4, R4, R3; R4 <- A+B+C STORE A, R4 LOAD R1, B LOAD R2, X MUL R3, R1, R2; R3 <- B*X SUB R3, R3, R1; R3 <- B*X-B ADD R3, R3, R2; R3 <- B*X-B+X STORE X, R3 LOAD R1, A LOAD R2, B LOAD R3, C LOAD R4, D MUL R5, R1, R2; R5 <- A*B SUB R6, R3, R4; R6 <- C-D ADD R6, R6, R1; R6 <- C-D+A DIV R5, R5, R6; R5 <- A*B/(C-D+A) MUL R5, R5, R4; R5 <- A*B/(C-D+A)*D ADD R5, R1, R5; R5 <- A+ A*B/(C-D+A)*D SUB R5, R3, R5; R5 <- A+(A*B/(C-D+A)*D)-C ADD R5, R5, R4; R5 <- A+(A*B/(C-D+A)*D)-C+D STORE A, R5 LOAD R1, A LOAD R2, X LOAD R3, B LOAD R4, C MUL R5, R1, R2; R5 <- A*X MUL R5, R5, R2; R5 <- A*X*X MUL R6, R3, R2; R6 <- B*X ADD R5, R5, R6; R5 <- A*X*X+B*X ADD R5, R5, R4; R5 <- A*X*X+B*X+C STORE Y, R5

LOAD R1, A LOAD R2, B MUL R3, R1, R1; R3 <- A*A ADD R3, R3, R2; R3 <- A*A+B ADD R4, R1, R2; R4 <- A+B SUB R3, R3, R4; R3 <- A*A+B-(A+B) DIV R3, R3, R2; R3 <- (A*A+B-(A+B))/B STORE D, R3

LOAD R1, A LOAD R2, D LOAD R3, C DIV R4, R1, R2; R4 <- A/D ADD R4, R1, R4; R4 <- A+A/D SUB R5, R3, R1; R5 <- C-A MUL R5, R3, R2; R5 <- (C-A)*D ADD R4, R4, R5; R4 <- A+A/D+(C-A)*D ADD R4, R4, R3; R4 <- A+A/D+(C-A)*D+C STORE A, R4

3. Diseo del Conjunto de instrucciones. Desarrollar uno solo de los siguientes ejercicios de acuerdo a su nmero de lista: El nmero de ejercicio = (Numero de lista) % 6. El ejercicio 6 corresponder al resultado 0. Lista de ejercicios: 1. Multiplicacin de dos enteros por sumas sucesivas. 2. Divisin de dos enteros por restas sucesivas. 3. Determinar si una cadena es palndromo. 4. Invertir una cadena. 5. Dados dos arreglos A y B, los sume y guarde el resultado en uno de ellos. 6. Genere los primeros n valores de la serie Fibonacci.

n = final de la serie r = resultado MOV R1, n CMP R1, 0 JE F0 CMP R1, 1 JE F1 MOV R2, 2 MOV R3, O MOV R1, 1 Ciclo: MOV R5, R4 ADD R3, R5 MOV R3, R4 MOV R4, R5 DEC R1 CMP R1 JNZ Ciclo JMP FIN F0: MOV R5, 0 JMP FIN F1: MOV R5, 1 JMP FIN FIN: MOV R, R5

4. Unidad de ejecucin

4. La figura siguiente muestra un registro de propsito general de 4 bits y su tabla de operaciones. Complete los valores de L y R en esta tabla. Dibuje la circuitera necesaria para cargar los valores correctos en las entradas L y R.

s1
X 0

s0
X 0

s3
X X

s4
X X

L x

R x

CLK
X

CLR
0 1 CLEAR

OPERACION

NO OPERATION

0 0 0 0 1 1 1 1 1

1 1 1 1 0 0 0 0 1

0 0 1 1 0 0 1 1 X

0 1 0 1 0 1 0 1 X

x x x x 0 0 c x

1 1 1 1 1 1 1 1 1

RIGHT LOGICAL SHIFT RIGHT ARITMETIC SHIFT RIGHT ROTATION RIGHT ROTATION ON CARRY LEFT LOGICAL SHIFT LEFT ARITMETIC SHIFT LEFT ROTATION LEFT ROTATION ON CARRY PARALEL LOAD

c x x x x x

5. Pasos de Control Entregar resuelto el ejercicio cuyo nmero corresponda a su nmero de lista.

MOV (1000H(R1)), -(R2)

Direccin 000 001 002 003 004 005 006 007 008 009 010 011 012 013 014 015 Instruccin Mar [PC], Leer, Z [PC]+1 PC [Z], Esperar IR MDR, Decodificar MAR [PC], Leer, Z [PC]+1 PC [Z], Esperar Y [MDR] Z [Y] + [R1] MAR [Z], Leer, Esperar MAR [MDR], Leer, Esperar Source [MDR] Z [R2] 1 MAR, R2 [Z], Leer, Esperar Y [MDR] Z [Y] MDR [Z], Escribir END Seal PCout, MARin, READ, ClrY, SetC, ADD, Zin Zout, PCin, WMFC MDRout, IRin, DECODE PCout, MARin, READ, ClrY, Setc, ADD, Zin Zout, PCin, WMFC MDRout, Yin Yout, R1out, Zin, ADD Zout, MARin, READ, WMFC MDRout, MARin, READ, WMFC MDRout, Sourcein R2out, Zin, SUB MARout, Zout, R2in, READ, WMFC MDRout, Yin Yout, Zin Zout, MDRin, WRITE END

6. Micro-programacin Desarrollar el ejercicio 1 (a y b) para la instruccin de la tabla 1 correspondiente en base a su nmero de lista: Nmero de Instruccin = (nmero de lista % 5). Los que obtengan nmero = 0 realizarn la instruccin No 5.

3) SUB (1000H(R3)), R5 Direccin 000 001 002 003 161 162 163 164 165 166 167 170 211 270 271 272 MInstruccin PCout, MARin, READ, ClrY, SetC, ADD, Zin Zout, PCin, WMFC MDRout, IRin, DECODE MBR{ MPC 101, MPC5,4 IR11,10, MPC0 IR11. IR10. IR9} // MPC 161 PCout, MARin, READ, ClrY, SetC, ADD, Zin Zout, PCin, WMFC MDRout, Yin R3out, ADD, Zin Zout, MARin, READ, MBR{MPC0 IR9} WMFC // MPC 166 MDRout, MARin, READ, WMFC MDRout, Sourcein MBR {MPC 201, MPC5, 4 IR5, 4, MPC0 IR5. IR4. IR3} // MPC 211 R5out, MARin, READ, MBR{ MPC 270} WMFC Sourceout, SUB, Zin MBR{ MPC0, IR5, IR4, IR3} Zout, MDRin, WRITE, END