TEMA 12.

AMPLIFICADOR OPERACIONAL
TEMA 12. AMPLIFICADOR OPERACIONAL................................................................... 1 1 Introduccin. .................................................................................................................... 1 2. El par diferencial. ........................................................................................................... 1 2.1. Polarizacin ............................................................................................................. 2 2.2. Anlisis de Gran Seal ............................................................................................ 3 2.3. Anlisis de Pequea Seal ....................................................................................... 4 2.4. El par diferencial con carga activa ........................................................................ 10 3. El amplificador Operacional......................................................................................... 12 3.1. El par diferencial cascodo...................................................................................... 13 3.2. El amplificador operacional de dos etapas ............................................................ 15 3.3. Respuesta en Frecuencia........................................................................................ 16 Referencias ....................................................................................................................... 17

1 Introduccin.
En este tema abordaremos el par diferencial que es uno de los bloques fundamentales de la electrnica analgica. Realizaremos un anlisis completo, empezando por su polarizacin, su comportamiento en gran seal (calculando su distorsin), y terminando por su anlisis de pequea seal (incluyendo el clculo del ruido equivalente a la entrada). El par diferencial es el bloque de entrada al amplificador operacional. ste ser el objeto de estudio en la segunda parte del tema. Empezaremos por plantear el uso del par diferencial realimentado como un amplificador operacional, obteniendo expresiones para su ganancia, sus factores de distorsin y su resistencia de salida. Posteriormente intentaremos aumentar su ganancia en bucle abierto y veremos dos tcnicas: el uso de transistores cascodo y la disposicin de etapas de ganancia en cascada. En cada caso se discutirn las ventajas e inconvenientes.

2. El par diferencial.
El par diferencial es uno de los bloques fundamentales de la electrnica analgica. Tiene como principales caractersticas el amplificar seales diferenciales y atenuar las seales de modo comn. El par diferencial es un circuito muy sencillo, capaz de trabajar con baja tensin de alimentacin, de elevada ganancia y ancho de banda [3]-[4]. El amplificador operacional es el bloque de entrada y ncleo principal de la mayor parte de amplificadores, tales como el amplificador operacional y el amplificador operacional de transconductancia. Por ello merece que le dediquemos una especial atencin.

La Figura 1 muestra el bloque fundamental del par diferencial. En la Figura 1b se dispone

una carga pasiva RD, mientras que en la Figura 1c la carga es activa formada por espejos de corriente de valor nominal IB/2. Empezaremos trabajando con carga pasiva y luego estudiaremos el par diferencial con carga activa.

iM1 i M2 vIN+ M1 X IB M2 vINvIN+

iM1 iM2 M1 X IB M2 vINvIN+

iM1 iM2 M1 X IB M2 vIN-

Figura 1. Par diferencial nMOS.

2.1. Polarizacin
El par diferencial se considera que est bien polarizado cuando sus transistores de entrada trabajan en saturacin y las corrientes de polarizacin trabajan con una tensin suficiente para asegurar su correcto funcionamiento como espejo. Para que permanezca en saturacin, el transistor M1 (M2) necesitar una tensin de entrada VIN = VIN+ = VIN- que cumpla: IB 2 (1) V IN VT > V X + ' n C ox W L 2 VDS > VGS VT VDD IB/2 RD VX > VIN VX VT (2)
Si llamamos VDSSAT a la tensin mnima que requiere la fuente IB para su correcto funcionamiento, entonces IB I SAT (3) V DS + < V IN VT < VDD B R D ' W 2 n C ox L Para VDD = 1.8 V, RD = 1 k, IB = 200 A, VDSSAT = 0.2 V, n Cox = 200 A/V2, W/L = 4, y VT = 0.65 V, resulta 0.90 V < VIN < 2.35 V. En la prctica VIN no puede superar la tensin de alimentacin, por lo que el rango efectivo de tensin a la entrada ser entre 0.90 y 1.8 V.

El diseador deber escoger un valor intermedio para VIN a fin de permitir la superposicin de la seal de entrada.

2.2. Anlisis de Gran Seal

Para el anlisis de gran seal supondremos que los transistores se encuentran en saturacin y consideraremos un modelo de primer orden ignorando el efecto sustrato y la modulacin de longitud del canal. Entonces

vGSM 1 ==

iM 1 + VTM 1 = nC W 2 L M1
' ox

1
' n C ox W

2 1

L M1

I B id + + VTM 1 2 2 I B id + VTM 2 2 2
(4)

vGSM 2 =

iM 2 + VTM 2 = ' n C ox W 2 L M 2

' n C ox W

L M 2

donde, dado que iM1 + iM2 = IB y, por definicin, id = iM1 - iM2, entonces iM1 = IB/2 + id/2 e iM2 = IB/2 id/2. Como el par diferencial es un circuito simtrico, (W/L)M1 = (W/L)M2 = W/L y VTM1 = VTM2 = VT. Restando las dos ecuaciones de (4):

vd = vGSM 1 vGSM 2 =

IB 2 ' n C ox W 2 L

i i 1+ d 1 d IB IB

(5)

Elevando la expresin (16) dos veces al cuadrado, y despejando, resulta

id v = d I B VEFF

vd 1 2V EFF

(6)

donde VEFF = VGS-VT es la tensin efectiva de puerta. Para valores pequeos de vd, la relacin entre la corriente de salida diferencial y la tensin de entrada diferencial iguala la transconductancia de pequea seal del par diferencial. De (6), para vd << VEFF,

id =

IB 2 (I B 2 ) ' W IB = gm vd con gm = gmM 1 = 2 n Cox = L 2 VEFF VEFF

(7)

2.2.1. Distorsin.
Desarrollando en serie la expresin (7)

id v 1 vd = d 1 I B VEFF 8 VEFF

1 vd 128 V EFF

4 2 = a0 + a1vd + a 2 vd + ... + ....

(8)

Consideremos ahora una seal de entrada diferencial senoidal de amplitud A. Ya sea a partir de la expresin (8), o por el simple hecho de ser un circuito diferencial y balanceado,
HD2 = 1 a2 A = 0, HD4 = 0, .... 2 a1
(9)

El armnico de menor orden es el tercero y la distorsin armnica correspondiente viene dada por:

1 a3 2 1 A HD3 = A = 4 a1 32 V EFF
En la prctica, la variacin de la movilidad n =
determinante de la linealidad, en este caso

(10)
puede ser el factor

0 1 + VEFF

( A) 1 HD3 = 16 [1 + (VGS Vt ) ]
2

(11)

2.3. Anlisis de Pequea Seal

El par diferencial es un circuito completamente simtrico. Si bien los circuitos se disean para que la entrada al par diferencial sea diferencial, en la prctica efectos de segundo orden harn que la entrada tenga alguna componente de modo comn. Como en pequea seal los circuitos son lineales podemos estudiar el comportamiento del par diferencial frente a entrada diferencial y frente a entrada de modo comn y sumar posteriormente ambos efectos. Veremos que, frente a una seal diferencial, el par diferencial amplifica, mientras que frente a una seal de modo comn, atena. Posteriormente veremos que si el circuito es idealmente simtrico, una entrada de modo comn no produce variacin de la seal diferencial ni viceversa. Sin embargo, la presencia de desapareameintos provoca un acoplamiento entre ambos modos que es indeseable. Una medida de este acoplamiento entre modos es el Rechazo al Modo Comn.

2.3.1. Entrada Diferencial

Los circuitos en pequea seal son lineales. Como el par diferencial de la Figura 1b es simtrico, la influencia, a travs de M1, de una variacin positiva de vIN+ sobre la tensin de fuente comn vX, ser la misma, pero de sentido contrario, que tendr una variacin negativa de vIN- a travs del transistor M2. En consecuencia, siempre que la seal sea diferencial y el circuito simtrico, el nodo de fuente comn X no tendr variaciones en su tensin de pequea seal, o lo que es lo mismo, vx = 0. Esto nos conduce al modelo de pequea seal de la Figura 2.

Figura 2. Modelo de pequea seal del par diferencial frente a entrada diferencial

Como ambas ramas del par diferencial en el modelo son idnticas, podemos estudiar una sola de ellas para concluir que: a) la ganancia de pequea seal del par diferencial viene dada por Add =vod / vid = - gm (ro || RD) = - gm rod y b) la resistencia de salida viene dada por rod = ro || RD

(12) (13)

Ntese que la transconductancia del par diferencial coincide con la transconductancia de los transistores que forma el par diferencial. A la vista de la Figura 2 y las expresiones (12) y (13) cabe preguntarnos cul es la diferencia entre un par diferencial y dos amplificadores en fuente comn enfrentados, como los representados en la Figura 3. Para hallar la respuesta debemos volver a consideraciones de polarizacin. Siempre que se cumpla la expresin (3), la corriente de polarizacin de los transistores del par diferencial es IB/2, independientemente de VIN. No ocurre lo mismo en los transistores de la Figura 3, cuya corriente de polarizacin (despreciando la modulacin de longitud del canal) viene dada por

I M1 = I M 2 = y crece, por tanto, con el cuadrado de VIN.

' n C ox W

2 VEFF

(14)

iM1 iM2 vIN+ M1 M2 vIN-

Figura 3. Par de amplificadores en fuente comn con entrada diferencial

2.3.2. Entrada en Modo Comn

Consideremos ahora el par diferencial de la Figura 1b ante una entrada de modo comn. Nuevamente, al ser un circuito simtrico, la influencia, a travs de M1, de una variacin positiva de vIN+ sobre la tensin de fuente comn vX, ser la misma, y del mismo sentido, que la que tendr la misma variacin positiva de vIN- a travs del transistor M2. En consecuencia, siempre que la seal sea de modo comn y el circuito simtrico, el nodo de fuente comn X tendr una variacin en su tensin de pequea seal que es doble de la que tendra si tan slo existiera una en el par diferencial. El mismo efecto se consigue si slo ponernos una de las ramas del par diferencial con una carga de valor doble en el nodo X. Esto nos conduce al modelo de pequea seal de la Figura 2, donde rB es la resistencia de pequea seal equivalente de la fuente IB.

Figura 4. Modelo de pequea seal del par diferencial frente a entrada en modo comn

Del modelo de la Figura 4 resulta:

Acc =

vocm = vicm

gm RD 1 + 2 gm rB + 2 rB ro

RD 2 rB

(15)

Conviene que esta ganancia sea pequea, a fin de que variaciones en el modo comn de entrada no produzcan variaciones significativas en la salida. De ah que sea importante disear una buena fuente de corriente de cola para el par diferencial. Esto normalmente se consigue realizando la fuente de corriente mediante un espejo cascodo y procurando que los transistores del espejo permanezcan en saturacin. Nuevamente vemos el diferente comportamiento del par diferencial de la Figura 1b y del par de amplificadores en fuente comn enfrentados de la Figura 3, cuya ganancia de modo comn es igual a su ganancia de modo diferencial, es decir: Acc=vocm / vicm = - gm (ro || RD).

2.3.3. Desapareamientos
Hasta ahora hemos supuesto que el par diferencial es completamente simtrico. Las asimetras producen efectos indeseados como la tensin de offset o un rechazo a modo comn finito.
a. Causas

El desapareamiento aparece como consecuencia de las tolerancias en el proceso de fabricacin. Para el circuito de la Figura 1b el desapareamiento puede aparecer en la resistencia de carga o en los parmetros del transistor, de forma que, en la prctica RD1 = RD (1+RD / RD), KM1 = K (1+K/K) y VTM1 = VT (1+VT/VT) RD2 = RD (1-RD / RD), KM2 = K (1-K/K) y VTM2 = VT (1-VT/VT) donde K = n Cox W/L es la ganancia del transistor El desapareamiento se minimiza con un cuidadoso layout del circuito (que respete estrictamente las simetras tanto en el trazado de los dispositivos, como en sus interconexiones, incluyendo los parsitos), aumentando el tamao de los dispositivos y reduciendo la distancia entre los dispositivos apareados. Para un nmero elevado de muestras el desapareamiento puede ser considerado un proceso aleatorio cuya media debera ser cero y su desviacin tpica, en primera aproximacin, consta de dos trminos, el primero es inversamente proporcionalmente al tamao del dispositivo y el segundo es proporcional al cuadrado de la distancia entre los dispositivos apareados, es decir:
2 P ,1 =

(16)

S P ,1 WL

+ D 2 S P,g

(17)

donde SP,1 y SP,g son constantes de la tecnologa para el parmetro P [5].

b. Efectos del Desapareamiento: Tensin de offset

Definimos la tension de offset VOFF como el valor de la tensin diferencial de entrada con la que debemos polarizar al par diferencial para que su salida diferencial sea cero. Est claro que, en ausencia de asimetra, VOFF = 0. En presencia de asimetras:
+ R D : vOD (v IN = v IN )=

IB I 2 R D R D VOFF = B gm R D 2

(18) (19) (20)

VT : VTM 1, 2 = VT

VT VOFF = VT 2

K : i1, 2 =

IB 2

I 2 K K VOFF = B 1 K gm K
RD K R + K D

Sumando las distintas componentes

VOFF = VT +

I B 2 RD K VEFF = + + V T 2 gm K RD

(21)

c. Efectos del Desapareamiento: Rechazo al Modo Comn

ENTRADA D
dd

SALIDA D
cd dc

CM
cc

CM

Figura 5. Esquema de ganancias entre los modos diferencial y comn en la entrada y la salida de un par diferencial

La Figura 5 muestra de manera esquemtica las cuatro ganancias posibles entre la salida y la entrada en los modos diferencial y comn de un par diferencial. De las cuatro ganancias posibles, las ganancias directas (Add y Acc) ya se han estudiado. Es fcil comprender que, en un circuito completamente diferencial (en pequea seal), las ganancias cruzadas (Acd y Adc) son nulas. Sin embargo, la presencia de desapareamientos da lugar a ganancias

cruzadas no nulas. Si bien las dos ganancias cruzadas son indeseables, la ganancia Adc suele ser tener poca importancia, ya que pequeas las variaciones del modo comn en la salida no afectan (en primera aproximacin) al modo diferencial, que es el que contiene la informacin. Adems los circuitos de control de modo comn (si son suficientemente rpidos) suelen compensar dichas desviaciones. Sin embargo, la ganancia cruzada Acd es muy peligrosa, ya que variaciones en el modo comn de entrada (que pueden o no ser independientes de la seal) producirn variaciones en el modo comn de salida, modificando la informacin all contenida. Se denomina Rechazo al Modo Comn o CMRR (Common Mode Rejection Ratio en ingls) al cociente:

CMRR =
Ntese que, en el caso ideal, CMRR = .

Add Adc

(22)

Vamos a calcular ahora el valor del CMRR debido a un desapareamiento en las resistencias de carga RD (de igual manera se hara frente a un desapareamiento en los parmetros de los transistores de entrada)
+ vo v RD RD 1 1 R RD + y o = RD Acd D 2rb 2 vicm 2rb 2 vicm 2rb

(23)

de donde
CMRR = 2 gm rb RD R D

(24)

Ntese que, si multiplicamos el CMRR debido al desapareamientos en las resistencias con R I 2 R D el offset debido a la misma causa, resulta CMRR VOFF = 2 gm rb D B = I B , que R D gm R D es una constante del circuito, lo que pone de nuevo de manifiesto que ambos efectos tienen la misma causa.

2.3.4. Ruido.
La fuente equivalente de ruido a la entrada de un par diferencial se calcula de manera inmediara, ya que viene dada por la suma de las componentes de ruido de los transistores de entrada (es fcil comprobar que la fuente de corriente IB no contribuye a ruido en la seal diferencial):
2 (f )= 2 Vniblanco

8 kT 3 gm

2 VniFlic ker ( f ) =

Kf 2 a C f WL
' ox

(25)

Donde Kf y a (1) son constantes de la tecnologa.

V +2ni (f)

2 V2ni (f)

V -2ni (f)
+2 ( f ) = Vni2 ( f ) = Vni2 ( f ) = Vni

a)

Kf 4 kT 1 + a ' gm WLC ox f b)

Figura 6. Modelo de ruido del par diferencial: a) Montaje diferencial, b) Montaje Unipolar.

De manera que, para una onda senoidal diferencial de amplitud A, la relacin seal ruido en una banda de frecuencia [0, BW] vendr dada por

SNR =

BW

16 kT Kf 2 df + ' a 3 gm C f W L ox

A2 2

(26)

SNR

3 A2 1 3 A2 I B 1 = gm 32 kT BW 32 kT VEFF BW

(27)

donde la ltima aproximacin es vlida para frecuencias moderadamente altas, cuando la contribucin del ruido Flicker es despreciable. Es interesante constatar que la tensin efectiva de puerta VEFF es un parmetro fundamental de diseo. El valor mnimo de VEFF viene fijado por la linealidad del circuito (10). Fijado VEFF, cualquier aumento de la transconductancia (7) o de la relacin seal-ruido (27) pasa necesariamente por un aumento del consumo.

2.4. El par diferencial con carga activa

Volvamos a la expresin de la ganancia de pequea seal (12). Para una tensin efectiva de puerta de 0.4 V, una corriente de polarizacin del par diferencial IB = 200 A y una resistencia de carga RD = 1 k, la ganancia diferencial viene dada por: Add = -gm (ro || RD) - gm RD = - (2 (IB/2) / VEFF) RD = - 0.5
(28)

ganancia que resulta muy pequea para la mayor parte de las aplicaciones. Si queremos una ganancia de 50 para la misma corriente de polarizacin necesitaramos aumentar la resistencia de carga hasta 100 k. Este nuevo valor de RD exigira una tensin de alimentacin, como mnimo superior a la cada DC en la resistencia, que sera de 10 V, lo

10

que es incompatible con las tecnologas actuales que limitan la tensin de alimentacin por debajo de los 2 V. Parece pues, que la limitacin de la tensin de alimentacin que existe en las tecnologas actuales, limita las ganancias alcanzables a valores muy bajos (en torno a 10). Este problema de polarizacin puede resolverse mediante el empleo de cargas activas. En efecto, el espejo que constituye la carga en el circuito de la Figura 1c es capaz de proporcionar una resistencia elevada de pequea seal (del orden de varias decenas de k) con tensiones de polarizacin tan bajas como VDSSAT que puede ser tan pequeo como 0.2 V. Para aclarar este concepto, la Figura 7 muestra la tensin DC que requeriran el transistor pMOS de un espejo dispuesto como carga activa y una resistencia pasiva RD que tuvieran la misma resistencia de pequea seal para proporcionar una corriente de paso igual a IB/2.

Figura 7. Diferencias entre carga active y carga pasiva

VBP vOUT+ vIN+

M3 M4

VBP vOUT-

M3

M4 vOUT

M1 M2 IB

vIN-

vIN+

M1 M2 IB

vIN-

Figura 8. Par diferencial con carga active: a) salida diferencial, b) salida unipolar.

La Figura 8 muestra dos realizaciones del par diferencial con carga activa. En la primera realizacin la salida es diferencial. En la segunda, la corriente que viaja por el transistor M3

11

se copia en el transistor M4, de forma que en el nodo de salida se obtiene la diferencia entre las corrientes que atraviesan M1 y M2. Todas las expresiones de pequea seal obtenidas hasta este momento para un par diferencial con carga pasiva son igualmente vlidas para un par con carga activa. Tan slo dejan de ser validas algunas aproximaciones (como la de despreciar la resistencia de salida del transistor MOS cuando queda en paralelo con la resistencia de carga). La elevada resistencia de pequea seal de una carga activa presenta un problema adicional que no hemos tenido en cuenta hasta ahora. Los nodos de salida en el circuito de la Figura 8a tienen ahora una elevada impedancia, lo que les hace muy sensibles a cualquier desviacin entre la corriente de polarizacin del par diferencial y la suma de las corrientes de los transistores pMOS que actan como carga. Cualquier pequea desviacin producira un desplazamiento enorme de la tensin de polarizacin de salida que la podra llevar a sus valores extremos (VDD o tierra). Para evitar ese efecto indeseable es necesario disponer de un circuito auxiliar de control del modo comn de salida.

3. El amplificador Operacional
La linealidad del par diferencial no es muy elevada. De (10) se deduce que, para una tensin diferencial de entrada de 500 mV de amplitud, necesitaramos una VEFF de 0.88 V para conseguir un HD3 de -40 dB. sta es una linealidad pobre, y an as, necesitaramos una tensin efectiva de puerta elevada. Para conseguir aumentar la linealidad del par diferencial utilizaremos una tcnica que ya estudiamos en un tema anterior: la realimentacin. De hecho, emplearemos dos tipos de realimentacin. La primera (que da lugar a su uso como amplificador operacional) es una realimentacin externa al par diferencial, que normalmente conduce a una limitada ganancia y respuesta en frecuencia, pero que produce circuitos muy lineales. La segunda (que da lugar a su uso como amplificador operacional de transconductancia) se utiliza en aquellas aplicaciones que requieren una elevada respuesta en frecuencia. En este segundo caso emplearemos una realimentacin interna al propio par diferencial que no limita mucho su respuesta en frecuencia, pero que produce linealidades moderadas. En este tema tan slo estudiaremos el empleo del par diferencial como amplificador operacional, dejando la realimentacin interna para el tema de Amplificadores Operaciones de Trasnconductancia. Para el uso del par diferencial como Amplificador Operacional empleamos una realimentacin externa del tipo tensin serie como la que se muestra en la Figura 9.

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Figura 9. Realimentacin del par diferencial que da lugar a su uso como amplificador operacional.

Empleando frmulas ya conocidas de temas anteriores:

AF =

A 1+ A

HDiF

(1 + A )

HDi

i 1

F i = 2,3,... ; rod =

rod 1+ A

(29)

As, para un par diferencial de ganancia diferencial A = - 50 y una red de realimentacin de ganancia = 0.1, cabe esperar una ganancia de lazo cerrado AF de -8.33, y un HD3 ms de 31 dBs inferior al de bucle abierto para la misma amplitud de la seal de entrada, y ms de 15 dBs inferior al de bucle abierto para la misma amplitud de la seal de salida. Por otra parte, si la resistencia de salida del par diferencial es de 50 k, la del par realimentado ser de 8.33 k. No queremos dejar aqu de recordar que el amplificador operacional es un componente ideal cuya impedancia de entrada es infinita, su impedancia de salida es cero, su ganancia es infinita y su ancho de banda ilimitado. Se deja al lector la discusin acerca de cmo un par diferencial con la realimentacin de la Figura 9 aproxima el funcionamiento de un amplificador operacional ideal.

3.1. El par diferencial cascodo

En muchos casos la ganancia del par diferencial simple no es suficiente y se requiere el empleo de tcnicas de aumento de la ganancia. En este caso caben dos aproximaciones. En la primera se mantiene la estructura de una nica etapa, pero se incluyen tcnicas de aumento de ganancia en el par diferencial. En la segunda, se aaden etapas de ganancia en cascada. Cada aproximacin tiene sus ventajas e inconvenientes que discutiremos ms adelante. Empezaremos por la primera aproximacin. Observando la expresin (10), para aumentar la ganancia podemos aumentar la transconductancia del par diferencial (o lo que es lo mismo, la de sus transistores de entrada) o su resistencia de salida. Recordando que gm = 2ID / VEFF, un aumento de la transconductancia requiere un aumento de la corriente de polarizacin o una disminucin de la tensin efectiva. Por mucho que queramos disminuir la tensin efectiva de puerta,

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valores inferiores a 0.2 V no son adecuados, pues llevaran al transistor MOS al borde la zona hmica, en la que dejan de ser vlidas las expresiones anteriormente obtenidas y, para las mismas corrientes de polarizacin, bajaran las ganancias. En la prctica, los diseadores analgicos escogen VEFF entre 0.2 y 0.3 V. Aumentar la corriente de polarizacin es algo indeseable porque aumenta el consumo. Esto hace que, en la prctica, con un simple par diferencial no sea posible alcanzar ganancias superiores a 100. Para aumentar la ganancia por encima de este lmite nos queda aumentar la resistencia de salida. Una tcnica sencilla de aumentar la resistencia de salida es colocar un transistor cascodo, como se muestra en la Figura 10a. La presencia del transistor cascodo incrementa la resistencia de salida del transistor M1 (M2) aproximadamente en gm5 ro5. Ntese que el espejo que acta como carga debe ser tambin cascodo, por lo que su resistencia de salida aumenta de la misma manera en gm7 ro7. Por tanto, en el par diferencial cascodo Add = vod / vid = - gm1 rod donde la resistencia de salida viene dada por rod ( ro1 gm5 ro5) || ( ro3 gm7 ro7) pudiendo llegar a obtenerse ganancias del orden de 10.000. El circuito de la Figura 10b es similar al de la Figura 10a. Tan slo los transistores M9 y M10 han plegado la corriente de los transistores M1 y M2. Ahora hay menos transistores que lleven seal entre alimentacin y tierra, lo que permite tener una menor tensin de alimentacin, y, lo que es ms importante, permite que los modos comunes de entrada y salida sean iguales. Como inconveniente, los transistores M9 y M10 deben llevar la corriente necesaria para mantener polarizadas las ramas de entrada y de salida, por lo que aumenta el consumo esttico respecto del circuito de la Figura 10a.
(31) (30)

VBP VCP vOUT+ VCN vIN+

M3 M4 M7 M8 M5 M6 M1 M2 IB

VBP VCP vOUTVCN vIN-

VBP

M9 M10

VBP

VCP vOUT+ vIN

+

M5 M6 M7 M8 M3 M4

VCP vOUTVCN VBN

M1 M2 IB

vINVCN VBN

a)

b)

Figura 10. Par diferencial cascodo: a) telescpico, b) plegado.

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La solucin cascodo es una solucin muy elegante, que permite aumentar la ganancia del par diferencial sin sacrificar su comportamiento en frecuencia. Desgraciadamente, la resistencia de salida aumenta en la misma proporcin que la ganancia, llegando a ser de varios M. De (29) se deduce que, al aumentar en la misma proporcin la ganancia y la resistencia de salida del amplificador en bucle abierto, la resistencia de salida del circuito realimentado sigue siendo prcticamente la misma. Por ello este tipo de circuitos se emplea normalmente para atacar cargas capacitivas que son las nicas que tienen una impedancia muy alta en bajas frecuencias. Conviene destacar, no obstante, que en los circuitos CMOS las impedancias de entrada son normalmente de tipo capacitivo (ya sean capacidades o puertas de transistores MOS), por lo que el par diferencial cascodo es muy empleado como amplificador operacional en la tecnologa CMOS.

3.2. El amplificador operacional de dos etapas

La otra manera de aumentar la ganancia del amplificador operacional consiste en aadir etapas de ganancia en cascada (Figura 11). Las primeras etapas deben proporcionar elevada ganancia, aunque su rango de salida es limitado. Por el contrario, las ltimas etapas deben tener un rango elevado de salida.

Figura 11. Etapas de ganancia en cascada

En el caso ms simple, al par diferencial que constituye la etapa de entrada se le aade una segunda etapa amplificadora en emisor comn. Ntese que la etapa de entrada proporciona el rechazo al modo comn, por lo que la segunda etapa no tiene porqu ser un par diferencial. En el circuito de la Figura 12a el par diferencial es simple, de forma que la ganancia del circuito viene dada por Add = gm1 (ro1 || ro3) . gm5 (ro5 || ro7)
(32)

En el circuito de la Figura 12b el par diferencial es cascodo y la ganancia es an mayor. En ambos casos, la impedancia de salida es pequea en comparacin con el caso del par diferencial cascodo de la Figura 10. Por eso estos circuitos se emplean para atacar cargas resistivas que presentan una baja impedancia.

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Figura 12. Amplificador de dos etapas. a) con par diferencial simple, b) con par diferencial cascodo. Nota: en ambos casos CC es la capacidad de compensacin.

3.3. Respuesta en Frecuencia

Si comparamos el amplificador cascodo y el amplificador de dos etapas, vemos que ambos producen una ganancia similar, pero el de dos etapas tiene menor resistencia de salida, lo que, en principio, nos hara pensar que el amplificador operacional de dos etapas debera ser siempre preferido al cascodo. Desafortunadamente los amplificadores de varias etapas presentan mltiples polos de alta impedancia (localizados a la salida de cada etapa) relativamente prximos. Cuando el circuito se realimenta, el margen de fase medido en la frecuencia de ganancia unidad es muy pequeo o negativo, lo que obliga a introducir compensacin. La tcnica de compensacin ms popular consiste en hacer uno de los nodos dominantes (normalmente el que se encuentra a la salida de la primera etapa) aadiendo una capacidad de compensacin que aumenta la capacidad equivalente en ese nodo desplazndolo a baja frecuencia (Figura 13). El valor de la capacidad de compensacin puede disminuirse aprovechando el efecto Miller del resto de las etapas de ganancia (siempre que su ganancia total sea negativa). Esta tcnica de compensacin, inicialmente formulada para el caso de dos etapas, puede extrapolarse a mltiples etapas, dando lugar a la tcnica conocida como compensacin Miller anidada (o nested Miller en ingls).

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Desplazamiento polo Apc Apd

pd = par diferencial pc = par diferencial cascodo de = amplificador dos etapas dec = 2 etapas compensado BC = bucle cerrado

Ade

Adec ApdBC=1/Beta f

f Apc -90 Apd MFpd=90 MFpc=90 f Adec -90 MFdec=45 -180 MFde=0 Ade

Figura 13. Diagrama de Bode del par diferencial (pd), par diferencial cascodo (pc), amplificador de dos etapas (de) y amplificador de dos etapas compensado (dec), en bucle abierto. Tambin se muestra la ganancia para una red de alimentacin . En las grficas inferiores se muestra el margen de fase para una realimentacin unitaria, que es el peor caso.

Referencias
[1] Y.P.Tsividis. Operation and Modeling of the MOS Transistor. McGraw-Hill, New York: 1987. [2] Z.Czarnul, Modification of the Banus-Tsividis Continuous-Time Integrator

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Structure, IEEE Trans. on Circuits and Systems, vol.33, pp. 714-716, July 1986. [3] Y.P.Tsividis. Integrated continuous-time filter design an overview, IEEE J. Solid-State Circuits, vol. 29, no.3, pp. 166-176, Mar. 1994 [4] P.R.Gray, P.J.Hurst, S.H.Lewis, and R.G.Meyer, Analysis and design of analog integrated circuits,, 4th ed., John Wiley & Sons, New York, 2001. [5] M. Pelgrom, 1988.

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