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Unidad 1
Unidad 1 y 2: Tomo III (2da ed) y pag 91 del Tomo I (3ra Ed)
Unidad 2
Unidad 1 y 2: Tomo III (2da ed) y pag 91 del Tomo I (3ra Ed)
Qu pasa con las IRQ que pierden si hay varias simultneamente activas
Todas las lneas IRQ se conectan a un chip Arbitro de Solicitud de Interrupciones que es el encargado de elegir a cual IRQ darle prioridad en el caso de que lleguen al mismo tiempo varios pedidos de interrupcin. Dicha seleccin la hace de acuerdo al nmero de IRQ menor, de todos los pedidos que hayan llegado, ya que cada IRQ tiene un subndice n que lo identifica; gracias a este valor de n el Arbitro de Solicitud de Interrupciones selecciona a cul de los IRQ que se activan darle prioridad (el IRQ de menor n tiene prioridad).
A partir de qu momento una interrupcin por hardware sigue el mismo proceso que una interrupcin por software. Indicar este proceso.
Interrupcin por Software (Pgina 44 Libro 3): Se realizan mediante la instruccin INT xx, donde xx indica que subrutina se pide ejecutar. Los pasos que ocurren en la ejecucin de Interrupciones por Software son los siguientes: 1- Cuando se lee la instruccin INT xx, se multiplica el nmero hexa xx por 4. (flecha a zona de vectores) 2- Dicho resultado es el desplazamiento dentro del segmento de zona de vectores de interrupcin. Esta es la direccin donde se encuentra la direccin CS:IP del inicio de la subrutina pedida. Ejemplo con INT 21, 0021x4=0084 (4 celdas comenzando en 0084 tienen la direccin del inicio de la subrutina). Flecha de zona de vectores CS:IP a Inicio Subrutina pedida. 3- La UC guarda en la pila el Registro de Estado y sobre este apila la direccin de retorno al programa autointerrumpido. (Mostrar pila desde FFEE hasta FFE8 con RE-CS-IP de abajo para arriba) 4- Se ejecuta la subrutina llamada por INT xx. Los PUSH del inicio ordenaran guardar los valores de los registros de la UCP, luego al final de la subrutina aparecern los respectivos POP para restaurar lo valores de los registros. (Flecha para abajo indicando la ejecucin de las instrucciones de la subrutina) 5- Por ltimo la instruccin IRET ordena retornar a la siguiente instruccin que sigue a INT xx, adems ordena restaurar el valor del Registro de Estado, y el valor de CS:IP y as continuar con la ejecucin del programa llamador. (Flecha desde IRET hasta la sig instruccin del programa llamador) Interrupcin por Hardware (Enmascarable): Explicado mas abajo. A partir del momento en que se lee la Zona de Vectores de Interrupcin el proceso de interrupcin por HW es el mismo que el proceso de interrupcin por SW.
IRET: IP <- [SP] (Instruction Pointer) SP <- SP + 2 CS <- [SP] (Code Segmetn register) SP <- SP + 2 RE <- [SP] (Registro de Estado)
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Interrupciones) pasando la UCP de Modo Usuario a Modo Kernel. (Flecha de INTA, desde UC a Arbitro). Por el Bus de Datos el Arbitro de Seleccin de Interrupciones enva la direccin de la direccin donde se encuentra la subrutina a ejecutar (subrutina exclusiva para atender a la IRQ que gener el pedido de interrupcin). Del subndice n de la IRQ se obtiene la direccin dentro del vector de interrupciones donde se encuentra la direccin del comienzo de la subrutina. (Por el bus de datos desde Arbitro hasta RDA y a RDI la direccin de la zona de vectores para encontrar la direccin del inicio de la subrutina) La UC escribe en la pila el CS y el IP de la direccin de retorno al programa interrumpido y luego el Registro de Estado. (de abajo hacia arriba RE|CS|IP) (dibujo de la pila donde) La UC utiliza la direccin obtenida en el paso 5 para direccional la primera instruccin de la subrutina a ejecutar. Dicha subrutina es ejecutada (Flecha desde la zona de vectores hasta el inicio de la Subrutina CS:IP leidos en zona de vectores de abajo hacia arriba CS|IP) Cuando se termina de ejecutar la subrutina con la instruccin IRET, la UC restaura, leyendo de la pila el Resgistro de Estado y luego el IP y el CS de la direccin de retorno hacia los registros respectivos de la UCP, reanudando as la ejecucin del programa interrumpido (Flecha desde fin de subrutina hasta sig instruccin a ejecutar en el programa interrumpido)
Qu es una interrupcin
Una interrupcin supone la suspensin temporaria de la ejecucin de un programa para pasar a ejecutar una subrutina de servicio de interrupcin que generalmente no es parte del programa ya que generalmente pertenece al S.O o al BIOS. Las interrupciones son la forma en que se llama a subrutinas del S.O y el BIOS. Las interrupciones se realizan mediante instrucciones de mquina especficas o por hardware (dentro del UCP o por el IRQ de una interfaz de perifrico). Luego de ejecutarse la subrutina llamada se regresa a la ejecucin del programa interrumpido. Esto se lleva a cabo sin intervencin humana y los efectos de una interrupcin por lo general no son visibles para el usuario. Los programas en Modo Kernel no pueden ser interrumpidos por IRQ, en cambio los programas en modo User si pueden interrumpirse por IRQ. Una interrupcin es en esencia una forma de llamado a subrutina del S.O o del BIOS. Luego de la ejecucin de la subrutina que se llamo mediante la interrupcin se retoma el programa interrumpido para seguir con su ejecucin.
Unidad 3
Unidad 3: pags 96 a 112 del Texto (Tomo I, 3ra Ed)
Explicar a partir del 80286 cmo surgieron los dos niveles de cach
El 80286 no superaban los 10 MHz (perodo de 100ns) y el Tacc a una DRAM era de 90ns por lo que no haba problemas ya que con cada pulso de Ck de la UCP se poda acceder a una posicin de memoria. Con la llegada del 80386 de 33 MHz (perodo 33ns) el Tacc de las memorias DRAM era de 70ns, por lo que en este caso aparecan los WAIT STATES, para evitar esto se agreg un Cach Externo (Level 2, Tacc 25ns) para minimizar los WAIT STATES. Luego lleg el 80486 de 100MHz (perodo 10ns) el acceso al Cach L2 superaba al perodo del 80486, por lo que se incorpor un cach dentro del 80486 llamado Cach L1 (Level 1, Tacc 10 ns), usando adems el Cach L2 para acceder mas rpido a ste en lugar de la memoria si la informacin a acceder no estaba en L1. Estos dos niveles de cach se usan hoy en da, pudiendo existir mas niveles.
En este caso tenemos direcciones de 6 bits, t t t k k p, donde t = TAG, k = Nro de lnea y p = Nro de Campo. Cada lnea guarda 2 bytes. Para establecer que Nro de lnea se asigna a un bloque de memoria se utiliza un lugar de correspondencia. Las direcciones que sean del tipo xxx01x van a la lnea 01, las que sean del tipo xxx00x van a la lnea 00, y asi respectivamente. El ltimo bit de la direccin indica el campo al cual se asigna (0 o 1). Los primeros 3 bits sirven para que el controlador de cach determine si dicho bloque se encuentra en el cach o no (TAG = etiqueta). Cuando ocurre un fallo se transfiere un bloque de bytes consecutivos de memoria hacia hacia la lnea de cache que corresponda de acuerdo a los bits de la direccin, luego el cach escribe en el TAG mem el TAG de la direccin de los nuevos bytes. Cuando la UCP ordena leer el contenido de una direccin, ;sta direccin es interceptada por el controlador de cach que compara el TAG de la direccin, con el TAG de la lnea que corresponda (de acuerdo a los bits de la direccin interceptada). Si hay igualdad de TAGs obtenemos un acierto o Cache Hit, o sea que la lnea del Cach correspondiente a ese TAG tiene el Byte que se esta direccionando. El campo correspondiente al Byte buscado se obtiene con el ltimo bit de la direccin (0 o 1). De este modo el Cach proporciona el Byte diseccionado. En el caso que no haya acierto, obtenemos un fallo o un Cache Miss, por lo que el controlador permitir leer en memoria principal el contenido de dicha direccin el cual llegar a la UCP (ocurriendo Wait State) y una copia de estos pasar a la lnea del cach (que antes no la contena) junto con el Byte Adyacente, reemplazndose as el anterior contenido de la lnea. En la TAG mem se cambia el TAG de sta lnea por el TAG del nuevo bloque. (Problema de igualdad de TAGs para diferentes direcciones llamadas alternativamente), Correspondencia Completamente Asociativa (Arregla los problemas de la Correspondencia Directa ya que cualquier bloque es adjudicado a cualquier lnea). Correspondencia Asociativa por Conjunto: Cada bloque se asigna a una lnea (de las c posibles) de acuerdo al valor del bit k (nro de lnea lnea)y el bit LRU (least Reciently Used). Hay c conjuntos con igual nmero de lnea. El controlador de cach mediante un algoritmo adjudica el bloque a una de dichas lneas, la que fu menos accedida ltimamente (Utilizando el bit LRU). Ejemplo de Organizacin de Cach de Correspondencia Asociativa de 2 Vas (2 leas por va): TAG Va 0 Va 1 V LRU TAG V LRU Lnea 0 Lnea 1 Va 0 0 1 xxxxxxxx yyyyyyyy Va 1 0 1 zzzzzzzz uuuuuuuu
En este caso tenemos direcciones de 6 bits, t t t t k p, donde t = TAG, k = Nro de lnea y p = Nro de Campo. Cada lnea guarda 2 bytes. Cada va tiene 2 lneas (0 y 1). A la linea 0 irn los bloques con direcciones del tipo xxxx0x, a la lnea 1 las del tipo xxxx1x. El ltimo bit de la direccin indica el campo de la lnea que ocupar el byte. En este caso el TAG tiene 4 bits. Por ejemplo el bloque de direcciones 011000 y 011001 ir a la lnea 0 y el controlador del cach decidir en cual de las 2 vas enviarlo de acuerdo al valor del bit LRU. Cada vez que una lnea es accedida, dicho bit LRU se pasa a 1, y el bit LRU del la misma lnea pero de la otra va se pone en LRU = 0.
Cuando hay un fallo o Cache Miss el bloque de direcciones xxxxkx se asignar a la lnea k del cach, y a la va que tenga el Bit LRU = 0 (el menos accedido ultimamente) ya que la otra va al tener el bit LRU = 1 significa que fu accedida hace poco tiempo por lo que la otra va fu accedida hace mas tiempo. Asimismo en el TAG mem del controlador se reemplazar el TAG Que haba por el TAG del nuevo bloque llegado de memoria. Si la UCP quiere acceder a la direccin (por ejemplo 0100 00, suponiendo que se encuentra dicho bloque en el cach) el controlado de cach compara el TAG 0100 con los TAGs de las lneas 0 de las dos vas, para determinar en cual de la dos se encuentra el Byte buscado. Con cada acierto un multiplexor (a las salidas del cach) selecciona por su TAG el bloque accedido, el cual aparecer en dichas salidas. (Cach de 2 vas, solucin de compromiso entre Correspondencia Directa y Correspondencia Completamente Asociativa).
Indicar el papel de los ports en la activacin de seales, y que loop se queda efectuando la UCP: VER MAS ABAJO PORT PARALELO
Unidad 4
Unidad 4: pags 114 a 132 del Texto (Tomo 1, 3ra Ed.)
momento en que I1 pasa por esta etapa del pipeline, la I2 entra en la Primera Decodificacin (realizndose en ella los pasos de la Etapa 2). 4. Ejecucin: Se realiza la accin indicada por instruccin I1. Paralelamente a esto la I2 pasa a la etapa de Segunda Decodificacin, y la I3 ingresa a la etapa de Primera Decodificacin. 5. Almacenamiento de Resultados: A esta etapa final del Pipeline llega I1 completndose su ejecucin. Al mismo tiempo la instruccin I2 entra a la etapa de Ejecucin, obtenindose del cach el dato (si es que est en este), la instruccin I3 llega a la Segunda decodificacin e I4 entra en la Primera Decodificacin
Qu significa que el Pentium sea un procesador superescalar, qu debe tener en su interior para ello, y en que caso funciona de esa manera
El Pentium pasa 10 instrucciones al buffer de Pre-Carga que puede almacenar 32 bytes. Tiene 2 cachs separados, uno para Instrucciones a ejecutar y otro se accede a los Datos. El Bus de Datos del Pentium es de 64 bits, por esto los dos cach reciben el doble de datos o instrucciones que en el 486. El Pentium contiene 2 Pipelines para instrucciones que operan con nmeros enteros para poder procesar 2 instrucciones de forma independiente (significa que los resultados de las operaciones ordenadas se obtienen a un mismo tiempo), esto lo hace un procesador Superescalar, capaz de terminar de ejecutar 2 instrucciones en un pulso, como los procesadores RISC; por esto requiere un cach para datos y otro para instrucciones. Adems existen por duplicado la Unidad Decodificadora, la Unidad de Segmentacin, y la UAL. Cuando opera con nmeros enteros funciona como un procesador Superescalar. Una instruccin para nmeros en punto flotante opera con datos de 64 bits, que ocupan los 2 Pipelines para nmeros enteros, por lo que estas no pueden ejecutarse junto a otra instruccin.
Los compiladores RISC deben ser compiladores inteligentes, para generar cdigo de mquina que optimicen asignaciones y loops, para generar secuencias que ayuden a la productividad del Pipeline. Estos compiladores procurar que los datos mas utilizados en un lapso de tiempo estn en registros minimizando as los accesos a memoria. Todas las operaciones de la UAL deben hacerse en Modo Registro, como est pensado el repertorio de un RISC. Estos compiladores generan cdigo de mquina un 20 o 30% ms largo que en un CISC, pero se ejecutan mucho mas rpidamente., por ser interrupciones simples.
Unidad 5
Unidad 5: pags 26 a 29, pags 36 a 42, pags 93 y 94 y pags 117 a 119 del Texto (Tomo II, 3ra Ed.) pags 78 a 90 del Texto (Tomo I, 3ra Ed.)
Cules son las fases de una operacin de escritura de un disquete y de un rgido por ADM
Las fases de Escritura por ADM son: Preparacin => Sincronizacin => Transferencia => Escritura => Verificacin Fase De Preparacin: La instruccin INT 13 ordena que la UC ejecute una subrutina del S.O que permitir: 1- Determinar la ubicacin de origen y destino de los datos a transferir por ADM. 2- Inicializar el Port de comandos de la ICD (Interfaz Controladora de Disquetera) y registros del CADM (Contorladora de ADM). Fase De Sincronizacin: Es para determinar el momento en que el cabezal accedi al CHS ordenado, para que la CADM transfiera por ADM los 512 bytes de memoria al Port. Esta fase transcurre desde que al Port de Control llega el CHS del sector a acceder y hasta que la cabeza accede al mismo. Fase De Transferencia: Se transfieren 512 bytes de la memoria principal al Port de Datos de la ICD, mediante 256 ADMs si pasan por el bus ISA controlado por al CADM. Escritura Del Sector Bajo Control De La Electrnica De La Disquetera: Cada dos bytes que llegan en paralelo (por ADM) al Port de Datos del ICD, son convertidos a bits en serie y enviados a la electrnica de la disquetera. Esta los enva a la cabeza (head) seleccionada para su escritura en el campo de datos del sector accedido (codificacin MFM). Estos bits son usados en el clculo del CRC que se graba luego del campo de datos. Cada ADM es seguido por una escritura de 2 Bytes en el ector accedido. Al finalizar se enviarn seales al ICD para que esta indique en su Port de Status si la operacin fue realizada exitosamente o si debe codificar algn error sucedido. Verificacin De La Correcta Realizacin De La Operacion Ordenada: Cuando RC = 0 finalizan los 256 ADMs, entonces la CADM activa la lnea EOP (End Of Process) que llega a la ICD, que hace que la misma active la lnea IRQ de esta interfaz.
Cules son las fases de una operacin de lectura de un disquete y de un rgido por ADM
Las fases de Lectura por ADM son (se intercambian las fases 3 y 4 respecto de la Escritura por ADM): Preparacin => Sincronizacin => Lectura => Transferencia => Verificacin En cada ADM la CADM escribir la Memoria Principal desde el Port de Datos. El sentido del movimiento de los datos es del sector del disquete hacia la memoria principal. Fase de Lectura: La cabeza va leyendo el Campo de Datos del sector accedido, y la electrnica de la disquetera enva hacia la ICD la informacin en serie. Estos bits son convertidos en grupos de 8 con destino al Bus de Datos. Fase de Transferencia: Cada grupo de 8 bits sale en paralelo por las lneas de datos del bus para ser escrito en memoria.
2. Lectura del Directorio Raz para determinar si el nombre del archivo en cuestin no exista antes, y lectura de la FAT. 3. Escritura del nombre asignado al archivo, y en la FAT los clusters que ocupa. 4. Conversin del nmero de clusters asignado en nmero de cilindro, cabeza, sector (CHS) que le corresponde (destino). Si el archivo tiene varios clusters sern los CHS que le corresponden. 5. Determinacin de la direccin inicial de la zona de memoria donde estn los 512 Bytes a escribir (origen). Inicializacin de Registros: para preparar la electrnica de la disquetera y del CADM para realizar el ADM. La ejecucin de subrutinas del BIOS inicializan registros y Ports, los comandos ordenan que deben hacer el CADM y el ICD: 1. Comandos que irn al Port de Comandos del ICD, indicando la direccin (CHS) del sector a acceder (destino) y la orden de escritura. 2. Comando que ira al registro RC del CADM, indicando que deben transferirse 512 Bytes entre memoria y el sector. 3. Comando que ir al registro RDI del CADM, indicando que a partir de que direccin de memoria (origen) se encuentran los 512 Bytes a transferir hacia el Port de datos de la interfaz de la disquetera. 4. Comando para el registro RO del CADM. 5. Finaliza la Fase de Preparacin Estos comandos indican el nmero de bytes a transferir, el origen y destino de estos datos, ya sea para lectura o escritura de un sector.
problema se dar un aviso por pantalla indicando el tipo de error producido y luego se ordenar detener el giro del Disquete.
Puerto Paralelo
Interfaz del Tipo Paralelo, transmisin de datos que se realiza a travs de 8 conductores al mismo tiempo. El cable en paralelo solo puede tener hasta 4mts de longuitud. El Port Paralelo tiene una lnea IRQ que se activa cuando se puede enviar otro byte al Port de Datos. El envo de un Byte a imprimir se realiza por polling y no por IRQ, instrucciones que leen repetidamente el valor del bit BUSY hasta detectar que cambi de valor. Esta interfaz tiene 3 Ports, Datos, Status y Control; que se comunican con AX a travs de 8 lneas de datos del bus para ser leidos/escritos con IN y OUT. Ejemplo de funcionamiento de Port Paralelo con Impresora: 1. Desde MP (zona buffer de impresion) llega a AX el byte a imprimir (luego de una instruccin tipo MOV). Luego se ejecuta una instruccin del tipo OUT que ordena escribir dicho byte en el Port de Datos. 2. Luego se ejecuta una instruccin que ordena pasar al registro AX el byte 01111111 (del tipo MOV). Luego un OUT hace que viaje dicho byte por las lneas de datos y se escribe en el Port de Control (1er bit 0 para STROBE = 0). 3. La electrnica de la impresora detecta STROBE = 0 , y toma desde el Port de Datos de la intefaz el byte a imprimir (a travs del cable conctado entre la interfaz y la electrnica de la impresora) y lo almacena en un buffer interno de la impresora. 4. La impresora enva un 0 por la lnea de ACK (acknowledge) reconociendo que recibi el Byte del puerto de datos, y por la lnea de BUSY enva un 0 informando que est ocupada. Dichos bits llegan al Port de Status, quedando el byte en este Port como 0011111. 5. Se lee repetidamente el Port de Status ejecutndose la instruccin IN. El byte de este Port llegar por el Bus de Datos al registro AX para determinar si cambiaron del valor 01111111 al valor 11111111 (esto implica que la impresora puso 1 en el bit de Busy del Port de Status y que puede guardar otro byte en su buffer para imprimir).
6. Se puede enviar, una vez que sea en byte del Port de Status 11111111 otro Byte para imprimir mediante el paso 1. Esta secuencia preestablecida de seales constituye el protocolo para impresin por puerto paralelo.
Cuntos ADM y escrituras deben hacerse para pasar de memoria a memoria externa, y de qu depende
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Cules son las fases de una operacin de escritura de un disquete por PIO
El proceso de escritura PIO (Programmed I/O) es por Acceso Indirecto a Memoria (AIM), ya que se realiza: memoria -> Ax -> Port de Datos. Este tipo Escritura se realiza mediante las siguientes fases: Preparacin => Sincronizacin => Transferencia => Escritura A diferencia del ADM, en el PIO no se tiene una 5ta Fase de Verificacin. En un programa en ejecucin debe existir una instruccin INT 13 (en Assembler de PC) que llama a una subrutina del S.O o del BIOS. Fase de Preparacin: La instruccin INT 13 ordena que la UC ejecute una subrutina del S.O que permitir:
1. Divisin del archivo a grabar en clusters, donde el tamao de estos depende del tamao de la particin. 2. Lectura del Directorio Raz, o de un subdirectorio, as como la lectura de la copia de la FAT en memoria. 3. Escritura en el subdirectorio del nombre asignado al archivo, y en la FAT, los clusters que dicho archivo ocupa. 4. Conversin de cada nmero de Clusters en los nmeros de SL que lo componen, y estos en los correspondientes sectores fsicos, identificados por su LBA o CHS en el disco. Luego de estas acciones, la ejecucin de instrucciones OUT permite enviar comandos desde el Registro AX hacia Registros Ports de la electrnica IDE, entre estos estar el LBA o CHS del primer sector a acceder. Fase de Sincronizacin: Transcurre desde que el LBA o CHS se escribi (mediante MOV y OUT) en el Port de Control, hasta que la cabeza indicada detecte el principio del sector seleccionado. En PIO esta fase es por AIM y se realiza mediante SW (ejecutando instrucciones MOV (memoria -> Ax) y OUT (Ax -> Por Datos). Cuando la cabeza llega al sector, momento en el que debe comenzar la transferencia, puede indicarse por la IDE de dos maneras: 1. Cambiando en su Port de Status el bit R (Ready), la subrutina que realiza los AIM debe direccionar previamente la direccin de este Port para poder leer dicho bit R. 2. Activando el cable de Solicitud de Interrupcin (IRQn) para que se pase a ejecutar una subrutina que realiza la transferencia. Durante esta fase la UCP puede realizar multitasking. Fase de Transferencia: Se realiza por AIM de los Bytes a escribir desde memoria al registro Ax, y de ste hacia el Port de Datos de la electrnica IDE, con destino al buffer de esta. La UCP ejecutar una subrutina que realizar 256 AIMs de 2 Bytes cada uno, para transferir los 512 Bytes de memoria al Port de Datos, de la IDE desde donde pasaran al sector de buffer. Fase de Escritura del Sector: Esta fase est a cargo del Microcontrolador de la IDE. Los Bytes que estan en el buffer son convertidos a bits en serie (estos bits son tenidos en cuenta en el clculo del ECC) y son enviados a la cabeza (en codificacin RLL) que los grabar en el sector accedido. Luego de escribir la Zona de Datos del sector, el microcontrolador enviar los bits que debern escribirse en la zona de ECC. Al Finalizar, la electrnica IDE registrar en su Port de Status si la operacin fu realizada con xito, caso contrario deber codificar el tipo de error ocurrido.
Describir la secuencia de pasos que suceden desde que se pulsa una tecla hasta que la misma se visualiza en pantalla
La secuencia de pasos desde que se pulsa una tecla hasta que el carcter se visualiza en pantalla es la siguiente: 1. Cuando se pulsa una tecla, se realiza un contacto entre 2 conductores, haciendo que circule una corriente entre ellos. El procesador detecta por cuales circula corriente para poder determinar la tecla pulsada. El cdigo de dicha tecla es generado por el procesador y lo enva bit a bit en serie por el cable conectado a la computadora, al Port del Teclado. 2. El Port del Teclado esta en la interfaz controladora de perifrico. Este activa su lnea de Requerimiento de Interrupcin (IRQn) para interrumpir el programa en ejecucin y pasar a ejecutar la subrutina que atiende al teclado del BIOS. 3. La subrutina hace que el cdigo de la tecla activada pase, del Port de Teclado al rea de datos del BIOS (en Memoria Principal) y permite encontrar, para dicho cdigo de tecla, el cdigo ASCII que le corresponde. Ambos cdigos son guardados consecutivamente en el buffer del teclado ubicado en dicha rea de la Memoria Principal (capacidad para 15 carcteres). 4. Una copia del byte en cdigo ASCII pasa a la RAM de Video (ubicada en Memoria Principal) mediante la subrutina. Luego el carcter tipeado es visualizado en la pantalla. 5. Al finalizar la subrutina llamada por la IRQn se retoma la ejecucin del programa interrumpido.
Unidad 6
Unidad 6: Tomo IV "De la compuerta al computador (circuitos lgicos del computador).
Hacer el circuito y explicar como funciona un multiplexor Establecer la correspondencia entre una resta realizada manualmente y la que realiza el sumador/restador de la UAL Explicar mediante un diagrama temporal cmo funciona un flip flop maestroesclavo Explicar cmo se carga y divide por dos un nmero de tres bits en un registro universal y cuntos pulsos de clock son necesarios. Explicar teniendo el esquema a la vista, cmo funciona una memoria SRAM