ESCUELA DE INGENIERA ELCTRICA Y ELECTRNICA PROGRAMA ACADMICO DE TECNOLOGA EN ELECTRNICA CURSO 710200M TCNICAS DIGITALES PERIODO AGOSTO DICIEMBRE

RE DE 2013 PRCTICA 3 DISEO DE CIRCUITOS ARITMTICOS: SUMADOR/RESTADOR DE 8 BITS Y MULTIPLICADOR BASADO EN SUMA-DESPLAZAMIENTO I. Objetivos Experimentar el diseo digital a travs de diferentes enfoques de diseo. Emplear el bloque funcional FULL ADDER para disear e implementar un sumador/restador de dos nmeros de 8 bits. Comprender la utilidad de las seales de acarreo de entrada y de salida. Implementar circuitos aritmticos usando circuitos integrados de bloques funcionales. Comprender la utilidad de la representacin Complemento a 2 (2C) en la suma y resta de nmeros binarios. Emplear la compuerta AND como multiplicador de 2 bits, y combinar esta operacin con las sumas apropiadas para implementar un multiplicador de nmeros de 4 bits en representacin signo-magnitud (SM). Comparar el diseo y comportamiento entre un multiplicador basado en suma-desplazamiento y un multiplicador sintetizado a partir de la tabla de verdad.

II. Procedimiento A continuacin se describen las actividades a realizar en esta prctica de laboratorio. 1. Diseo de un sumador/restador de 8 bits usando compuertas Para este diseo se usar un bloque FULL ADDER de 8 bits y 8 compuertas XOR. Una seal de control S_R permitir escoger la operacin a realizar, de acuerdo a la Tabla 1.1.

Seal S_R 0 1

Operacin Suma Resta

Tabla 1.1 Operacin a realizar de acuerdo a la seal S_R. El proceso de diseo inicia con el diseo de un FULL ADDER de 1 bit. Este diseo se replica ocho veces y se interconecta apropiadamente para obtener un FULL ADDER de 8 bits. En esta prctica se usar el concepto de acarreo de propagado. 1.1 Diseo de un FULL ADDER de 1 bit Este bloque tiene tres bits de entrada (A, B y C ) y dos bits de salida (S y C ). La salida S es igual a la suma
in out

binaria A + B + C , y la salida C
in

out

es igual al acarreo generado por la suma binaria. La tabla de verdad del

FULL ADDER de 1 bit se muestra en la Tabla 1.2.

in

0 0 0 0 1 1 1 1

A 0 0 1 1 0 0 1 1

B 0 1 0 1 0 1 0 1

S 0 1 1 0 1 0 0 1

out

0 0 0 1 0 1 1 1

A2 A1 A0 Dato A (multiplicando) Tabla 1.2 Tabla de verdad del FULL ADDER de 1 bit. X B2 B1 B0 Dato B (multiplicador) A2.B0 A1.B0 A0.B0 Producto parcial 1 Con base en la Tabla 1.2, se deduce las funciones lgicas para la suma S y el carry de salida C . out A2.B1 A1.B1 A0.B1 Producto parcial 2 + A2.B2 A1.B2 A0.B2 Producto parcial 3 P5 P4 P3 P2 P1 P0 Producto final Se implementa el circuito en Quartus II, tal y como se muestra en la Figura 1.1.

Figura 1.1 Diagrama esquemtico de un circuito FULL ADDER. De esta manera se concluye el diseo de un circuito FULL ADDER. Es importante tener en cuenta que este diseo NO ES NICO; existen diferentes maneras de implementar un FULL ADDER. Por ejemplo, se podra disear un FULL ADDER usando nicamente compuertas NAND o usando nicamente compuertas NOR, entre muchas otras opciones. 1.2 Creacin de archivos de smbolo en Quartus II Cuando se desea implementar un circuito complejo a partir de bloques ms sencillos, previamente diseados, es muy conveniente empaquetar el bloque sencillo en un archivo de smbolo, de tal forma que este se pueda

replicar cuantas veces sea necesario dentro del circuito complejo. Debido a que se desea un FULL ADDER de 8 bits a partir de varios FULL ADDERs de 1 bit, entonces se debe empaquetar el circuito FULL ADDER de la Figura 3.1 en un archivo de smbolo, el cual tendr formato .bsf (block symbol file). Para tal efecto, se siguen los siguientes pasos:

1. Asegurarse de estar trabajando dentro de un proyecto, NO dentro de un archivo aislado. 2. Abrir el archivo de diagrama esquemtico (archivo con formato .bdf) que contiene el diseo que se desea empaquetar. 3. Men file opcin Create / Update opcin Create symbol file for current files. 4. Debe aparecer un mensaje que confirme la creacin satisfactoria del archivo de smbolo. Si ocurren errores, estos se deben solucionar dentro del archivo de diagrama esquemtico y luego repetir todos los pasos anteriores. 1.3 Interconexin de 8 bloques FULL ADDER de 1 bit para implementar un FULL ADDER de 8 btis Si el archivo de smbolo fue creado correctamente, entonces este se puede encontrar en el directorio Project del cuadro de dilogo Symbol, tal y como se muestra en la Figura 1.2.

Figura 1.2 Cuadro de dilogo Symbol mostrando el smbolo FA1bit Se debe crear un nuevo archivo en el cual se replica 8 veces el FULL ADDER de 1 bit y se implementa el circuito mostrado en la Figura 1.3.

Figura 1.3 Diagrama esquemtico de un FULL ADDER de 8 bits implementado a partir de 8 FULL ADDERs de 1 bit con la configuracin de acarreo propagado. Observe que el concepto de acarreo propagado implica que el pin C
in out

de un bloque FA1bit va conectado al

pin C del siguiente bloque FA1bit, tal y como se muestra en la Figura 1.3. 1.4 Aadir el hardware necesario para obtener un sumador/restador de 8 bits El circuito de la Figura 1.3 slo puede realizar la suma entre dos operandos de 8 bits cada uno. Para que este circuito tenga la funcionalidad de sumador/restador es necesario agregar ms hardware. Recuerde que si los operandos A y B se representan en cdigo complemento a dos (cdigo 2C), entonces la resta A B equivale a la suma de A y el complemento a dos de B, teniendo en cuenta que el resultado debe interpretarse como un nmero en cdigo 2C. De esta manera, el hardware adicional requerido debe cumplir la funcin la funcin de complementar a dos el operando B. Para complementar a dos un nmero se requiere dos pasos. Primero se niega cada bit del nmero y luego se suma 1 al resultado. La negacin de cada bit se realiza mediante una compuerta XOR, y la tarea de sumar 1 al resultado se realiza introduciendo un 1 en el carry de entrada del circuito sumador/restador, tal y como se muestra en la Figura 1.4.

Figura 1.4 Diagrama esquemtico de un circuito sumador/restador de 8 bits. De esta manera se concluye el diseo del circuito sumador/restador de 8 bits empleando compuertas. El siguiente paso es comprobar el correcto funcionamiento mediante simulacin. La Figura 1.5 muestra los resultados de simulacin del circuito presentado en la Figura 1.4.

Figura 1.5 Resultados de simulacin del circuito sumador/restador de la Figura 3.4.

2. Diseo de un sumador/restador de 8 bits usando el bloque funcional 7483 En la seccin 3 se dise el circuito sumador/restador de 8 bits empleando compuertas discretas que fueron empaquetadas por conveniencia para facilitar la tarea de diseo. En esta seccin, el bloque FULL ADDER de 8 bits ser diseado usando dos circuitos integrados 7483 (Figura 2.1), los cuales corresponden al bloque funcional FULL ADDER de 4 bits con acarreo anticipado.

a)

b)

Figura 2.1 Bloque funcional 7483 FULL ADDER de 4 bits con acarreo anticipado. a) Diagrama de conexin del circuito integrado. b) Smbolo lgico. El concepto de acarreo anticipado no ser tratado en el curso. Sin embargo, es importante tener en cuenta que este esquema de acarreo disminuye el tiempo que tarda el sumador para entregar un resultado vlido, es decir, aumenta la velocidad del sumador. Para mayor informacin consulte en la literatura el concepto de carry lookahead. Debido a que cada circuito integrado 7483 es capaz de sumar dos nmeros de 4 bits, entonces el sumador de dos nmeros de 8 bits se obtiene conectando dos bloques 7483 en configuracin de acarreo propagado, tal y como se muestra en la Figura 2.2. Observe que el hardware encargado de complementar a dos el dato B permanece intacto.

Figura 2.2 Diagrama esquemtico del circuito sumador/restador de 8 bits que emplea dos circuitos integrados 7483. 3. Diseo de un multiplicador basado en suma-desplazamiento para datos de 4 bits en cdigo signo-magnitud En esta seccin se disea un circuito multiplicador combinacional siguiendo el usual algoritmo de suma y desplazamiento, el cual se utiliza a menudo para multiplicar manualmente dos nmeros de varios dgitos. En este caso, se multiplicarn dos nmeros de 4 bits en cdigo signo-magnitud, esto implica que el MSB de cada nmero corresponde al signo y los tres bits restantes corresponden a la magnitud. La multiplicacin de dos nmeros en cdigo signo-magnitud requiere que se multipliquen los signos de acuerdo a la ley de signos, y que se multipliquen las magnitudes. Para multiplicar los signos se utiliza una compuerta XOR, y para multiplicar las magnitudes se utiliza el algoritmo de suma-desplazamiento, tal y como se muestra a continuacin. C A B S out 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 De acuerdo al procedimiento anterior, se puede deducir la expresin aritmtica para cada bit del producto final 1 1 1 1 1 de la siguiente manera: A2 A1 A0 Dato A (multiplicando) X B2 B1 B0 Dato B (multiplicador) A2.B0 A1.B0 A0.B0 Producto parcial 1 A2.B1 A1.B1 A0.B1 Producto parcial 2 + A2.B2 A1.B2 A0.B2 Producto parcial 3 P5 P4 P3 P2 P1 P0 Producto final
in

P0 = A0.B0 P1 = A1.B0 + A0.B1 + carry(P0) P2 = A2.B0 + A1.B1 + A0.B2 + carry(P1) P3 = A2.B1 + A1.B2 + carry(P2) P4 = A2.B2 + carry(P3) P5 = carry(P4) Advertencia: Las anteriores expresiones para P0, P1, P2, P3, P4 y P5 son expresiones aritmticas. No confundirlas con expresiones lgicas Boolenas. A partir de las anteriores expresiones aritmticas se disea el circuito multiplicador (Figura 3.3) usando dos bloques 7483, los cuales realizan las sumas necesarias. La respectiva simulacin de este circuito se muestra en

la Figura 3.4.

Figura 3.3 Diagrama esquemtico del circuito multiplicador basado en suma-desplazamiento para datos de 4 bits en cdigo signo-magnitud.

Figura 3.4 Resultados de simulacin del circuito de la Figura 3.3.

IV. Evaluacin de la prctica Esta prctica de laboratorio tiene dos calificaciones, en donde cada una equivale al 50% de la nota total de la prctica. La primera calificacin corresponde al trabajo realizado en clase, y la segunda calificacin corresponde al informe escrito. 1. Trabajo en clase Simule todos los circuitos presentados en esta gua de laboratorio. Disee e implemente en el protoboard un circuito sumador de tres nmeros de 3 bits cada uno. Utilice nicamente dos circuitos integrados 7483 y todos los cables, resistores, LEDs y switches necesarios. Asuma que los 3 nmeros son nmeros binarios sin signo.

2. Informe escrito Importante: para que el documento quede bien presentado deben usar la plantilla de la IEEE, la cual corresponde al archivo IEEE Reference Template.doc. El informe escrito es un documento bien presentado que incluye: 1. Abstract. Es un breve resumen (mximo 8 lneas) escrito en Ingls. 2. Introduccin. En uno o dos prrafos debe describir qu es lo que se est presentando en el informe, cmo se obtuvieron los resultados y para qu se llev a cabo la presente prctica de laboratorio. 3. Diseo de circuitos aritmticos. Analice y describa el funcionamiento de cada circuito estudiado en esta prctica. A partir del circuito sumador de tres nmeros de 3 bits que usted dise en clase, se desea disear un circuito que sume tres nmeros de 4 bits. Cules son los cambios y la menor cantidad de hardware que se debe agregar al circuito para lograr dicho propsito? Presente el diseo y la simulacin del sumador de tres nmeros de 4 bits. Asuma que los 3 nmeros son nmeros binarios sin signo. Disee un multiplicador para datos de 4 bits en representacin signo-magnitud a partir de la tabla de verdad. 4. Resultados de simulacin. Se deben mostrar figuras con las capturas de pantalla que comprueben que la simulacin de cada circuito fue correctamente realizada. Cada figura debe ser brevemente descrita en un prrafo. 5. Discusin Describa cmo usted diseara un sumador para datos de 8 bits a partir de la respectiva tabla de verdad. Compare procedimiento de la tabla de verdad con el procedimiento empleado en esta gua de laboratorio, el cual se basa en el uso de bloques funcionales sencillos que se interconectan adecuadamente para disear circuitos ms complejos. Discuta las ventajas y desventajas de cada procedimiento y de cada circuito. Compare el multiplicador sintetizado a partir de la tabla de verdad con el multiplicador basado en suma-desplazamiento. Discuta las ventajas y desventajas de cada procedimiento de diseo y de cada circuito. 6. Investigacin. Responder a las siguientes preguntas. Por qu se utiliza la compuerta XOR para negar los bits del dato B en los circuitos sumador/restador? Qu sucede en los circuitos sumador/restador si los datos de entrada y salida no se interpretan como nmeros en cdigo 2C? Exponga sus argumentos a travs de ejemplos. 7. Conclusiones

IV. Evaluacin de la prctica Esta prctica de laboratorio tiene dos calificaciones, en donde cada una equivale al 50% de la nota total de la prctica. La primera calificacin corresponde al trabajo realizado en clase, y la segunda calificacin corresponde al informe escrito. 1. Trabajo en clase Simule todos los circuitos presentados en esta gua de laboratorio. Disee un circuito sumador de tres nmeros de 3 bits cada uno. Utilice nicamente dos circuitos integrados 7483. Asuma que los 3 nmeros son nmeros binarios sin signo. 2. Informe escrito Importante: para que el documento quede bien presentado deben usar la plantilla de la IEEE, la cual corresponde al archivo IEEE Reference Template.doc. El informe escrito es un documento bien presentado que incluye: 1. Abstract. Es un breve resumen (mximo 8 lneas) escrito en Ingls. 2. Introduccin. En uno o dos prrafos debe describir qu es lo que se est presentando en el informe, cmo se obtuvieron los resultados y para qu se llev a cabo la presente prctica de laboratorio. 3. Diseo de circuitos aritmticos. Analice y describa el funcionamiento de cada circuito estudiado en esta prctica. A partir del circuito sumador de tres nmeros de 3 bits que usted dise en clase, se desea disear un circuito que sume tres nmeros de 4 bits. Cules son los cambios y la menor cantidad de hardware que se debe agregar al circuito para lograr dicho propsito? Presente el diseo y la simulacin del sumador de tres nmeros de 4 bits. Asuma que los 3 nmeros son nmeros binarios sin signo. Disee un multiplicador para datos de 4 bits en representacin signo-magnitud a partir de la tabla de verdad. 4. Resultados de simulacin. Se deben mostrar figuras con las capturas de pantalla que comprueben que la simulacin de cada circuito fue correctamente realizada. Cada figura debe ser brevemente descrita en un prrafo. 5. Discusin Describa cmo usted diseara un sumador para datos de 8 bits a partir de la respectiva tabla de verdad. Compare procedimiento de la tabla de verdad con el procedimiento empleado en esta gua de laboratorio, el cual se basa en el uso de bloques funcionales sencillos que se interconectan adecuadamente para disear circuitos ms complejos. Discuta las ventajas y desventajas de cada procedimiento y de cada circuito. Compare el multiplicador sintetizado a partir de la tabla de verdad con el multiplicador basado en suma-desplazamiento. Discuta las ventajas y desventajas de cada procedimiento de diseo y de cada circuito. 6. Investigacin. Responder a las siguientes preguntas. Por qu se utiliza la compuerta XOR para negar los bits del dato B en los circuitos sumador/restador? Qu sucede en los circuitos sumador/restador si los datos de entrada y salida no se interpretan como nmeros en cdigo C2? Exponga sus argumentos a travs de ejemplos.

7. Conclusiones V. Bibliografa Fairchild Semiconductor Corporation. South Portland, U.S.A.. Marzo de 2003. (bsqueda de las hojas de datos de los IC utilizados en la prctica, para especificidad de su funcionamiento e interconexin) http://www.fairchildsemi.com/ HAYES, Jhon P. Introduccin al Diseo Lgico Digital. Adisson Wesley Iberoamericana. Wilmington, EUA. 1996. NELSON, Victor P. Anlisis y diseo de Citrcuitos Lgicos Digitales. Prentice Hall. TOKHEIM, Roger L. Principios Digitales. Serie Shaum. Mc Graw Hill. TOCCI, Ronald J. Sistemas Digitales. Principios y aplicaciones. Prentice Hall. WAKERLY, Jhon F. Diseo Digital Principios y Practicas. Prentice Hall Hispanoamericana. Naulcapan de Jurez, Mxico.1992.