Circuito integrado, cartucho de tinta e impresora de chorro de tinta.

19 OFICINA ESPAOLA DE

PATENTES Y MARCAS ESPAA

11 Nmero de publicacin: 51 Int. Cl.7:G11C

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17/00 B41J 2/175 12 TRADUCCIN DE PATENTE EUROPEA T3

86 Nmero de solicitud europea: 00964673 .8 86 Fecha de presentacin: 04.10.2000 87 Nmero de publicacin de la solicitud: 1156489 87 Fecha de publicacin de la solicitud: 21.11.2001 54 Ttulo: Circuito integrado, cartucho de tinta e impresora de chorro de tinta. 30 Prioridad: 04.10.1999 JP 28324399 45 Fecha de publicacin de la mencin BOPI:

16.05.2005 45 Fecha de la publicacin del folleto de la patente: 16.05.2005 73 Titular/es: SEIKO EPSON CORPORATION 4-1, Nishishinjuku 2-chome Shinjuku-ku, Tokyo 160-0811, JP 72 Inventor/es: Takagi, Tetsuo 74 Agente: Dez de Rivera de Elzaburu, Alfonso Aviso: En el plazo de nueve meses a contar desde la fecha de publicacin en el Boletn europeo de patentes, de la mencin de concesin de la patente europea, cualquier persona podr oponerse ante la Oficina Europea de Patentes a la patente concedida. La oposicin deber formularse por escrito y estar motivada; slo se considerar como formulada una vez que se haya realizado el pago de la tasa de oposicin (art. 99.1 del Convenio sobre concesin de Patentes Europeas).

ES 2 231 266 T3 Venta de fascculos: Oficina Espaola de Patentes y

Marcas. C/Panam, 1 28036 Madrid

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DESCRIPCIN Circuito integrado, cartucho de tinta e impresora de chorro de tinta. Campo tcnico La presente invencin se refiere a un cartucho de tinta con un circuito integrado semiconductor que tiene una memoria no voltil, y un dispositivo de registro de chorro de tinta que tiene unido el cartucho de tinta. Antecedentes de la invencin En general, un circuito integrado semiconductor

consume energa elctrica mientras se suministra la energa incluso cuando no se realiza una operacin predeterminada. De este modo, hay una necesidad de reducir el consumo de energa tanto como sea posible en una condicin en espera en la que no funciona una operacin predeterminada. Para afrontar tal necesidad, puede ser posible aadir a un circuito integrado semiconductor una funcin para conmutar el modo de operacin desde un modo de operacin general hasta un modo de operacin de bajo consumo de energa (denominado modo en espera, ms abajo). De este modo, cuando se aade la funcin para cambiar al modo en espera, es importante la sincronizacin para conmutar entre los modos. Esto es, el cambio al modo en espera en una sincronizacin arbitraria puede tener una influencia sobre las operaciones normales. De este modo, es necesario conmutar los modos a una sincronizacin apropiada. Adems, para proporcionar un circuito integrado semiconductor con la funcin para conmutar entre modos de operacin, es necesario proporcionar un terminal de control para recibir seales de control para el cambio de modo de operacin. Entonces, se pueden cambiar los modos de operacin al modo en espera proporcionando una seal de control en un nivel potencial elctrico predeterminado a un terminal de control para conmutar el modo de operacin. A propsito, cuando se usa una pluralidad de circuitos integrados semiconductores en un sistema, se requiere una seal seleccionada para seleccionar entre la pluralidad de circuitos semiconductores. En este caso, se requiere proporcionar un terminal selector de dispositivo para seleccionar cada una de la pluralidad de dispositivos. Adicionalmente, es una prctica comn proporcionar un terminal de control para inicializacin de bloque de circuito al circuito integrado semiconductor para obtener una funcin para inicializar los bloques del circuito integrado. Adems, cuando se inicializan los bloques del circuito, se puede regular una condicin interna a un valor predeterminado suministrando una seal de control a un potencial elctrico predeterminado al terminal de control para la inicializacin del bloque de circuito. En el circuito integrado semiconductor, para realizar la funcin de conmutacin de modo de operacin y la funcin de inicializacin del bloque de circuito, se proporciona un terminal de control para las funciones descritas anteriormente como un terminal externo independiente junto con otros terminales externos del circuito integrado semiconductor que incluye tpicamente, por ejemplo un terminal de entrada de suministro de energa potencial alto, un terminal de entrada de suministro de energa de potencial bajo, y un terminal de entrada de seal de sincronizacin de referencia. Sin embargo, el circuito integrado semiconductor

que tiene la funcin descrita anteriormente para cambiar al modo en espera, el dispositivo de la funcin de seleccin, y la funcin de inicializacin del bloque de circuito deben incluir cada uno un terminal de control para inicializacin de memoria y un terminal de control para conmutacin del modo de operacin. De este modo, se han presentado problemas segn se describe ms abajo. Esto es, un incremento en el nmero de terminales de control requiere espacio en el que se disponen las terminales fuera del circuito integrado semiconductor. Como resultado, esto origina un problema que se incrementa con el tamao del chip del circuito integrado semiconductor. Adems, el incremento en el nmero de terminales de control significa un incremento en el nmero de aparatos externos acoplados elctricamente. Esto origina un problema debido al alto coste de montaje. Adems, para realizar cada una de las funciones antes mencionadas en el circuito integrado semiconductor, es necesario generar seales de control correspondientes para ser alimentadas al terminal de control para la inicializacin del bloque de circuito y al terminal de control para conmutar el modo de operacin, respectivamente. Adicionalmente, puesto que las seales de control deben ser suministradas en una sincronizacin deseada, hay un problema debido a que el control se hace ms complicado. El documento EP 0 593 282 describe un aparato para imprimir que incluye un cartucho de tinta. Integrada dentro del cartucho de tinta se encuentra una memoria no voltil y una unidad de control usada para leer desde y escribir a la memoria. El documento describe que el aparato para imprimir se encuentra en un modo en espera siempre que espere por los datos que van ser impresos. La presente invencin se realiz para superar los problemas descritos anteriormente de la tecnologa convencional. Un fin de la presente invencin es proporcionar un cartucho de tinta con un circuito integrado semiconductor, el cual permite la conmutacin de los modos de operacin en sincronizacin apropiada y la reduccin de un nmero de terminales externos. Descripcin de la invencin Este objeto se logra mediante un cartucho de tinta segn la reivindicacin 1. Las realizaciones preferidas de la invencin constituyen el contenido de las reivindicaciones subordinadas. Breve descripcin de los dibujos la fig. 1 es un esquema de bloque funcional para describir un ejemplo de una estructura interna de un circuito integrado semiconductor segn la presente invencin; la fig. 2 es un grfico de sincronizacin para describir una operacin de salida de lectura en el circuito de integracin semiconductor;

la fig. 3 es un grfico de sincronizacin para describir una operacin de escritura y otras en el circuito integrado semiconductor; la fig. 4 es un diagrama que muestra un sustrato de circuito en el cual se materializa una realizacin del circuito integrado semiconductor; la fig. 5 es un diagrama que muestra una condicin en la que el sustrato de circuito mostrado en la fig. 4 se dispone en un cartucho de tinta; la fig. 6 es un diagrama que muestra una vista general de una impresora de chorro de tinta a la cual est unido el cartucho de tinta mostrado en la fig. 5;
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la fig. 7 es un diagrama que muestra una estructura de un cartucho mostrado en la fig. 6. la fig. 8 es un diagrama que muestra una condicin antes de que se una un cartucho de tinta a un soporte; y la fig. 9 es un diagrama que muestra una condicin en la que se une un cartucho de tinta a un soporte. Mejor modo de realizar la invencin A continuacin, se describir una realizacin de la presente invencin haciendo referencia a los dibujos. En cada uno de los dibujos referenciados en la descripcin ms abajo, las piezas idnticas a las de los otros dibujos se designan por nmeros de referencia idnticos. La fig. 1 es un esquema de bloque funcional para describir la estructura interna de un circuito integrado semiconductor de esta realizacin. Segn se muestra en la figura, un circuito 1 integrado semiconductor segn esta realizacin incluye un contador 2 de direcciones para realizar una operacin de conteo, un decodificador 3 de fila y un decodificador 4 de columna para decodificar un valor de conteo en el contador 2 de direcciones para crear una direccin, un conjunto de celdas de memoria para almacenar datos, un circuito 6 de control de escritura/lectura para controlar un circuito 7 de cerrojo y una memoria intermedia B que depende de la entrada de lectura o de la salida de lectura para el conjunto 5 de celdas de memoria, el circuito 7 de cerrojo controlado por el circuito 6 de control de escritura/lectura para asumir una condicin

de enclavar o una condicin de paso, un circuito 8 de control de entrada/salida para controlar la entrada y salida de los datos al conjunto 5 de celda de memoria, puertas G1 a G8 AND, la memoria intermedia B controlada por el circuito 6 de control de escritura/lectura para asumir una condicin para habilitar o una condicin de impedancia (Hi-Z) alta, un circuito 9 de deteccin de voltaje 9, y un inversor INV. Adems, el circuito 1 integrado semiconductor est provisto de terminales P1 a P6 externos. El valor de conteo del contador 2 de direcciones se inicializa a un valor predeterminado basado en la seal invertida de una seal CS de entrada de seleccin de chip al terminal P1 externo. Adems, el contador 2 de direcciones crea datos de direcciones actualizados basados en una entrada de seal desde la puerta G1 AND. Los datos de direcciones creados entran al decodificador 3 de fila y al decodificador 4 de columna. El decodificador 4 de columna selecciona la lnea vertical en el conjunto 5 de celda de memoria que incluye una celda de memoria deseada en base a entrada de datos de direcciones desde el contador 2 de direcciones. Asimismo, el decodificador 3 de fila selecciona la lnea horizontal en el conjunto 5 de celda de memoria que incluye la celda de memoria deseada en base a la entrada de datos de direcciones desde el contador 2 de direcciones. Sin embargo, cada lnea de salida del decodificador 3 de fila est provista de una puerta G6 AND, y la entrada a una entrada de cada puerta G6 AND es una seal STB4 en espera. De este modo, cuando la seal STB4 en espera est a nivel bajo, no se selecciona una lnea horizontal de celdas de memoria en el conjunto 5 de celda de memoria. El conjunto 5 de celda de memoria se forma ordenando una pluralidad de celdas de memoria en una matriz. Cada celda de memoria en una fila con direcciones se dirige a una condicin ON por una seal seleccionada desde el decodificador 3 de fila, al tiempo que una seal seleccionada a partir del decodificador 4 de columna permite que la informacin almacenada en la celda de memoria para sea leda y escrita. En este caso, se asume que el conjunto 5 de celda de memoria se forma por celdas de memoria no voltiles. El circuito 6 de control de escritura/lectura determina si la escritura a o lectura desde que se realiza en el conjunto 5 de celda de memoria en base a la seal CS de control de seleccin de chip que entra al terminal P1 externo y una seal de salida desde una puerta G2 o G3 AND. El circuito 6 de control escritura/ lectura produce una seal de control al circuito 7 de cerrojo a travs de una puerta G4 AND. Por lo tanto, cuando una seal STB5 en espera est a un nivel bajo, la salida de la puerta G4 AND est a un nivel bajo, mientras que cuando el STB5 est a un nivel alto, la salida de la puerta G4 AND es equivalente a la seal de salida desde el circuito 6 de control escritura/

lectura. El circuito 7 de cerrojo produce la lectura de dato del conjunto 5 de celda de memoria a un terminal P6 externo despus de mantenerlo por un perodo predeterminado de tiempo, el cual se extrae desde el circuito 8 de control de entrada/salida, en base a una seal de control desde el circuito 6 de control de escritura/ lectura. El circuito 7 de cerrojo realiza una operacin de enclavar o una operacin de paso dependiendo de la salida de la puerta G4 AND. El circuito 7 de cerrojo realiza la operacin de enclavar cuando la salida de la puerta G4 AND est en el nivel bajo, al tiempo que el circuito 7 de cerrojo realiza la operacin de paso cuando la salida de la puerta G4 AND est en el nivel alto. La operacin de enclavar es una operacin para mantener la condicin de salida. La operacin de paso es una operacin para enviar la seal de entrada como una seal de salida como tal. La memoria intermedia B se proporciona entre la salida del circuito 7 de cerrojo y el terminal P6 externo. La memoria intermedia B se dirige a una condicin habilitada o una condicin de impedancia alta que depende de la salida de la puerta G5 AND que tiene, como salidas, una seal STB3 en espera y una seal de control desde el circuito 6 de control de escritura/ lectura. La salida para la puerta G5 AND est a un nivel bajo cuando la salida de la seal STB3 en espera est al nivel bajo, mientras la salida de la puerta G5 AND es equivalente a la seal de salida del circuito 6 de control de escritura/lectura cuando STB3 est en el nivel alto. Cuando la salida de la puerta G5 AND est a nivel alto y la memoria intermedia B est, de este modo, en la condicin habilitada, la salida del circuito 7 de cerrojo pasa al terminal P6 externo. Por otro lado, cuando la memoria intermedia B est en la condicin de impedancia alta, una seal suministrada al terminal P6 externo se da entrada al circuito 8 de control de entrada/salida. El circuito 8 de control de entrada/salida escribe los datos de entrada va el terminal P6 externo dentro del conjunto 5 de celda de memoria, o contrariamente, produce los datos de salida de lectura al terminal P6 externo a travs del circuito 7 de cerrojo y la memoria intermedia B. El circuito 8 de control de entrada/ salida incluye un sensor amplificador 81 que se opera a travs de una seal STB2 en espera, y un circuito 82 de escritura para realizar una operacin de escritura en el conjunto de celda de memoria que depende de la salida desde un circuito 10 de inhibicin de escritura y seales I/O de entrada/salida proporcio3 5
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nadas a partir del terminal P6 externo. El circuito 10 inhibidor de escritura incluye un circuito 9 de deteccin de voltaje, y una puerta G7 AND para controlar las transmisiones de seales WRITE al circuito 82 de escritura que dependen de la salida del circuito 9 de deteccin de voltaje. El circuito 9 de deteccin de voltaje detecta un voltaje de suministro de energa. Detecta si el voltaje del circuito de fuerza es el voltaje requerido o est por encima y, si es as, permite la transmisin de la seal WRITE al circuito 82 de escritura a travs de la puerta G7 AND. La seal STB1 en espera cambia la salida del voltaje del circuito de deteccin al nivel bajo y la corriente del circuito de deteccin de voltaje al mnimo cuando est al nivel bajo. El dato escrito es, por ejemplo la cantidad de tinta restante. Escribiendo la cantidad de tinta restante, la cantidad de tinta que resta se puede controlar siempre. Cuando la seal STB1 en espera es menor que un nivel predeterminado, la salida de la puerta G7 AND est en el nivel bajo, y no se realiza ningn dato escrito sobre el conjunto 5 de celda de memoria. Las salidas G1 de la puerta AND, al contador 2 de direcciones y la puerta G2 o G3 AND, cuya seal es la conjuncin de entrada de la seal CS de control de seleccin de chip va el terminal P1 externo y una seal CK de entrada de reloj va el terminal P2 externo. La puerta G2 AND produce, al circuito 6 de control de escritura/lectura, cuya seal es la conjuncin de la seal de salida desde la puerta G1 AND y una seal W/R de entrada escritura/lectura desde el terminal P3 externo. Por otro lado, la puerta G3 AND produce, al circuito 6 de control de escritura/lectura, una seal la cual est en conjuncin con la seal de salida desde la puerta G1 AND y la seal invertida de la seal W/R de entrada escritura/lectura desde el terminal P3 externo. Ms especficamente, cuando la seal de entrada desde la puerta G1 AND es L, las salidas de las puertas G2 y G3 AND son ambas L. Por otro lado, cuando la seal de entrada desde la puerta G1 AND es H, y una seal W/R de entrada escritura/lectura es H, la salida de la puerta G2 AND es H al tiempo que la salida de la puerta G3 AND es L. Por el contrario, si la seal W/R de entrada escritura/lectura es L, la salida de la puerta G2 AND es L al tiempo que la puerta G3AND es H. De este modo, las puertas G2 y G3 AND estn dispuestas no para variar

sus salidas incluso si vara la seal W/R de entrada escritura/lectura. El terminal P1 externo es un terminal para dar entrada a la seal CS de entrada de seleccin de chip, es decir una seal STBO de control para seleccionar un dispositivo especfico cuando una pluralidad de dispositivos existen al mismo tiempo, para inicializar el contador 2 de direcciones, y para cambiar el modo de operacin. Esto es, el terminal P1 externo en esta realizacin es un terminal usado tanto como un terminal de control para inicializar un contador de direcciones como un terminal de control para cambiar el modo de operacin. El terminal P2 es un terminal para dar entrada a la seal CK de entrada de reloj, esto es una referencia para operar el circuito 1 integrado semiconductor. El terminal P3 externo es un terminal para dar entrada a la seal W/R de entrada escritura/lectura para especificar una operacin de acceso en el conjunto 5 de celda de memoria integrado en el circuito 1 semiconductor integrado. Los terminales P4 y P5 externos son terminales de entrada para aplicar voltaje operacional a un alto nivel VDD de voltaje potencial alto y a un nivel VSS de voltaje potencial bajo para operar el circuito 1 integrado semiconductor. El terminal P6 externo es un terminal de entrada/salida para dar entada a datos que van a ser realmente escritos dentro del conjunto 5 de celda de memoria integradp en el circuito 1 semiconductor integrado y/o para dar entrada a los datos de lectura desde el conjunto 5 de celda de memoria. Cada una de las seales STB1 a STB5 en espera se genera por una puerta G8 AND y un inversor INV. La seal STB1 en espera es generada por la puerta G8 AND, la cual produce la conjuncin de una seal STBO de espera y la seal W/R de entrada de escritura/ lectura. Adems, las seales STB2, STB3, y STB5 en espera se generan por el inversor INV, que invierte y produce la seal W/R de entrada escritura/ lectura. La seal STBO en espera se convierte en la seal STB4 en espera as como tal. Despus, las operaciones del circuito integrado semiconductor segn la realizacin se describirn con referencia a las figs. 2 y 3. La fig. 2 es un diagrama de secuencia para describir una operacin de salida de lectura en el circuito integrado semiconductor. La fig. 2 muestra la seal CS de control de seleccin de chip, la seal W/R de entrada de escritura/lectura, el reloj CLOCK, los valores de conteo del contador 2 de direcciones, y las seales I/O de entrada/salida en el terminal P6 externo en la fig. 1. Cuando se realiza la lectura de lectura en el conjunto 5 de celda de memoria, L se aplica al terminal P1 externo, ante todo, para inicializar el contador 2 de direcciones. Despus, H se aplica al terminal P1 externo, y los pulsos de reloj para una direccin

de comienzo de salida de lectura prevista se les da entrada va el terminal P2 externo. Durante la entrada de los pulsos del reloj, se aplica L para especificar la salida de lectura como seal W/R de seal de entrada de escritura/lectura al terminal P3 externo. La direccin correspondiente a los datos que se van a leer se produce en un perodo cuando la seal CK de entrada de reloj se cambia a L. Durante el perodo cuando la seal CK de entrada de reloj es H, el dato se mantienen puesto que est enclavado dentro del circuito 7 de cerrojo en el flanco ascendente. En el flanco descendente, la direccin es incrementada, y el dato para la prxima direccin se produce desde el terminal P6 externo. La fig. 3 es un diagrama de secuencia para describir una operacin escrita en el circuito integrado semiconductor, por ejemplo. La fig. 3 muestra la seal CS de control de seleccin de chip, la seal W/R de entrada escritura/lectura, el reloj CLOCK, los valores de conteo del contador 2 de direcciones, las seales I/O de entrada/salida en el terminal P6 externo as como las seales STB1 a STB5 en espera. Cuando se realiza un escrito sobre el conjunto 5 de celdas de memoria, L se aplica al terminal P1 externo en una condicin en la que la seal W/R de entrada escritura/ lectura es L para inicializar el contador 2 de direcciones. Despus, H se aplica al terminal P1 externo, y los pulsos de reloj para una direccin de comienzo de escritura prevista se les da entrada va el terminal P2 externo. Entonces, durante la operacin de escritura, H para especificar la escritura se apli4 7
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ca como la seal W/R de entrada escritura/lectura al terminal P3 externo. Despus, se describir un procedimiento para la instruccin al circuito 1 integrado semiconductor para realizar la inicializacin de memoria y cambiar el modo de operacin. Segn se describe anteriormente, cuando L se aplica al terminal P1 externo, se inicializa el contador 2 de direcciones. Esto es un procedimiento absolutamente requerido para inicializacin del circuito 1 integrado semiconductor y el mismo se realiza para circuitos distintos al del conjunto 5 de celda

de memoria, que incluye el circuito 6 de control de escritura/lectura. Aqu, la salida de la memoria intermedia B cambia a una condicin I-Z, la cual ocasiona que el terminal P6 externo asuma una condicin abierta (condicin de alta impedancia). Adems, cuando se completa la impresin por el dispositivo de registro de chorro de tinta, L se aplica al terminal P1 externo. Entonces, la seal STBO en espera para conmutar el modo de operacin L se cambia a L, y el modo de operacin del circuito 1 integrado semiconductor se conmuta al modo en espera. Cuando el modo de operacin del circuito 1 integrado semiconductor se conmuta al modo en espera, se termina la operacin de las piezas en las que fluye la corriente constantemente, intentando de ese modo reducir el consumo de corriente. Ms especficamente, el sensor amplificador 81 dispuesto dentro del circuito 8 de control de entrada/salida, por ejemplo, por lo general incluye un circuito reflector de corriente, y el sensor amplificador 81 siempre necesita flujo de corriente. Por lo tanto, para reducir el consumo de fuerza en el modo en espera, el voltaje de fuente para suministrar al circuito 8 de control de entrada/salida se cambia a OFF por la seal STB2 en espera. Asimismo, el circuito 9 de deteccin de voltaje que incluye un circuito reflector de corriente se cambia a OFF por la seal STB1 en espera. Adems, la memoria intermedia B que es otro circuito interno se cambia a la condicin de impedancia alta por la seal STB3 en espera. Adicionalmente, el circuito 7 de cerrojo se controla a la condicin para enclavar por la seal STB5 en espera. Adems, la especificacin de direcciones por el decodificador 3 de fila se suprime por la seal STB4 en espera. De este modo, en esta realizacin, cuando la seal CS de entrada de seleccin de chip, es L, es decir, cuando el terminal P1 externo est en una condicin no seleccionada, el contador 2 de direcciones se inicializa y el circuito 1 integrado semiconductor se cambia al modo en espera. Puesto que estas instrucciones son controladas por entradas al terminal P1 externo, es decir un terminal de uso dual, se proporciona la funcin de inicializacin de memoria y la funcin para conmutar al modo en espera, permitiendo una reduccin en el nmero de terminales externos. Adems, el terminal de control para la inicializacin de memoria y el terminal de control para control del modo de operacin se combinan en un terminal de uso dual, que hace ms fcil el control. En este caso, las funciones para la inicializacin del bloque de circuito y la conmutacin del modo de operacin se pueden disponer de tal modo que el contador 2 de direcciones se inicialice y el circuito 1 integrado semiconductor se conmute al modo en espera cuando la operacin lgica entre la entrada desde el terminal P1 externo y la entrada desde otros terminales

est en la condicin no seleccionada. Las figs. 4(a) a 4(e) son diagramas que muestran un sustrato de circuito en el cual se materializa el circuito integrado semiconductor segn esta realizacin. Segn se muestra en la fig. 4(a), los contactos 12 se forman sobre un lado de la superficie de un sustrato 11 de circuito. Estos contactos 12 estn conectados a los terminales P1 a P6 externos descritos anteriormente. Adems, segn se muestra en la fig. 4(b), el circuito 1 integrado semiconductor se materializa o monta sobre el lado posterior del sustrato 11 de circuito. Segn se muestra en la fig. 4(c), el sustrato 11 de circuito est en una forma de placa sustancialmente rectangular. El sustrato 11 de circuito est provisto de una porcin 11a de muesca, y una porcin 11b de orificio. Se usan para posicionamiento del substrato 11 de circuito cuando estn montados sobre un cartucho de tinta descrito ms abajo. Adems, segn se muestra en la fig. 4(d), se puede disponer un rebajo 12a sobre la superficie de cada uno de los contactos 12 dispuestos sobre el sustrato 11 de circuito. Cuando se proporciona el rebajo 12a, segn se muestra en la fig. 4(e) mejora la condicin de conexin elctrica con un contacto 29 dispuesto sobre el cartucho de tinta descrito ms abajo. La fig. 5(a) y 5(b) son diagramas que muestran el sustrato de circuito mostrado en la fig. 4 unido a un cartucho de tinta. La fig. 5(a) muestra un caso en el que el sustrato 11 de circuito se monta sobre un cartucho 20 de tinta negra que contiene tinta negra. El cartucho 20 de tinta negra contiene, en un depsito 21 formado como un paraleleppedo sustancialmente rectangular, un cuerpo poroso, no mostrado, impregnado con tinta negra, y la superficie superior se cierra hermticamente por un cuerpo 23 de tapa. Sobre la superficie inferior del depsito 21, se forma una salida 24 de suministro de tinta en una posicin de cara a una aguja de suministro de tinta cuando se une a un soporte. Adems, una porcin 26 saliente asociada o acoplada a una proyeccin de una palanca del cuerpo se forma integralmente a un borde superior de una pared 25 vertical en el lado de la salida de suministro de tinta. Las porciones 26 salientes estn formadas en ambos lados de la pared 25 separadamente, y cada una tiene un refuerzo 26a. Adems, un refuerzo 27 triangular se forma entre una superficie inferior y la pared 25. El sustrato 11 de circuito se une al lado en el que se forma la salida de suministro de tinta de la pared 25 vertical. El sustrato 11 de circuito tiene una pluralidad de contactos sobre una superficie de cara a los contactos del cuerpo y tiene un elemento de memoria materializado o dispuesto sobre la superficie posterior. Adems, las proyecciones 25a y 25b y las porciones 25c y 25d salientes se forman sobre la pared 25 vertical para posicionar el sustrato 11 de circuito.

Por otro lado, la fig. 5(b) muestra un caso en el que el sustrato 11 de circuito se une a un cartucho de tinta de color que contiene la tinta de color. El cartucho 30 de tinta de color contiene, en un depsito 31 formado como un paraleleppedo sustancialmente rectangular, un cuerpo poroso, no mostrado, impregnado con tinta y cerrado hermticamente con un cuerpo 33 de tapa sobre la superficie superior. Cinco porciones que contienen tinta contienen cinco colores de tinta de color separadamente y de forma respectiva se forman en secciones dentro del depsito 31. En la superficie inferior del depsito 31, se forma una salida 34 de suministro de tinta para cada color de tinta en
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una posicin de cara a una aguja de suministro de tinta respectiva cuando se une al soporte. Adems, las porciones 36 salientes asociadas con una proyeccin de una palanca del cuerpo se forman integralmente en un borde superior de una pared 35 vertical en el lado de la salida de suministro de tinta. Las porciones 36 salientes estn formadas en ambos lados de la pared 35 separadamente, y cada una tiene un refuerzo 36a. Adems, se forma un refuerzo 37 triangular entre una superficie inferior y la pared 35. Adicionalmente, el depsito 31 tiene un rebajo 39 para evitar un error de insercin. Se forma un rebajo 38 en un lado de la pared 35 vertical en el que se forma una salida de suministro de tinta de modo que se posicione en el centro de cada cartucho 30 en la direccin del ancho, y se une aqu el sustrato 11 de circuito. El sustrato 11 de circuito tiene una pluralidad de contactos sobre una superficie de cara a los contactos del cuerpo y tiene un elemento de memoria sobre la superficie posterior. Adems, las proyecciones 35a y 35b y las porciones 35c y 35d salientes se forman sobre la pared 35 vertical para posicionar el sustrato 11 de circuito. La fig. 6 es un diagrama que muestra una visin de conjunto de una impresora de chorro de tinta (dispositivo de registro de chorro de tinta) a la cual se une un cartucho de tinta mostrado en la fig. 5. En la fig. 6, un soporte 44 para contener cada uno de los cartuchos 30 de tinta negra mostrados en la fig. 5(a) y el cartucho

30 de tinta de color mostrado en la fig. 5(b) se forman en un carro 43 conectado a un motor 42 accionador a travs de una cinta 41 de sincronizacin. Adems, se proporciona un cabezal 45 de registro para recibir el suministro de tinta de cada uno de los cartuchos 20 y 30 de tinta en una posicin de superficie inferior sobre el carro 43. Las agujas 46 y 47 de suministro de tinta que comunican con el cabezal 45 de registro se disponen verticalmente sobre la superficie inferior del carro 43 de modo que se posicionen en la parte interna del dispositivo, es decir sobre el lado de la correa 41 de sincronizacin. La fig.7 es un diagrama que muestra la estructura del carro mostrado en la fig. 6. Segn se observa en la fig. 7, las palancas 51 y 52 estn montadas giratoriamente con respecto a los ejes 49 y 50 como puntos de apoyo en el borde superior de una pared 48 vertical exactamente de cara a las agujas 46 y 47 de suministro de tinta entre las paredes verticales que forman el soporte 44. La pared 53 posicionada sobre el lado de los bordes libres de las palancas 51 y 52 tiene una porcin en pendiente en la que se corta diagonalmente el lado de la superficie inferior. Adems, los mecanismos 54 y 55 de contacto se disponen sobre la pared 48 vertical. Los mecanismos 54 y 55 de contacto estn conectados a los contactos descritos anteriormente dispuestos sobre el sustrato 11 de circuito en una condicin en la que se une el cartucho de tinta. De este modo, el registro del cartucho de tinta se puede realizar usando tinta dentro del cartucho de tinta. Adicionalmente, una plataforma 56 de base se monta sobre la pared 48 vertical del soporte 44. Entonces, un sustrato 57 de circuito se monta sobre la superficie posterior de la plataforma 56 de base. El sustrato 57 de circuito se conecta elctricamente con los mecanismos 54 y 55 de contacto, dando como resultado que estn conectados elctricamente el sustrato 11 de circuito y el sustrato 57 de circuito dispuestos en el cartucho de tinta. La fig-8 es un diagrama que muestra la condicin antes de que el cartucho de tinta se una al soporte, al tiempo que las figura 9(a) a (c) son diagramas que muestran condiciones en las que el cartucho de tinta est unido al soporte. Segn se muestra en la fig. 8, cuando la palanca 51 se cierra en una condicin en la que el cartucho 20 de tinta se inserta en el soporte 44, el cartucho 20 de tinta se presiona gradualmente en una direccin de una flecha Y. Aqu, la condicin mostrada en la fig. 9(a) cambia a la condicin mostrada en la fig. (c), y la aguja 46 de suministro de tinta se inserta dentro del cartucho 20 de tinta. La tinta se suministra desde el cartucho 20 de tinta en una condicin en la que la aguja 46 de suministro de tinta se inserta dentro del cartucho 20 de tinta y el cartucho 20 de tinta se une completamente al soporte 44, es decir,

en la condicin mostrada en la fig. 9(c). En la condicin mostrada en la fig. 9(c), los contactos 12 dispuestos sobre el sustrato 11 de circuito y los contactos 29 sobre el sustrato 57 de circuito dispuestos sobre el lado del soporte 44 estn elctricamente conectados. De este modo, una impresora de chorro de tinta puede leer y escribir datos libremente a/desde el circuito 1 integrado semiconductor. Ms especficamente, cuando el suministro de energa de la impresora est en ON, L se aplica al terminal P1 externo, al tiempo que H se aplica cuando se necesita realizar una operacin de lectura o escritura. Esto puede simplificar la lgica y contribuir a la reduccin del tamao del chip. Aplicabilidad industrial Segn se describe anteriormente, controlando la conmutacin al modo de bajo consumo de energa en respuesta a un final de una operacin de impresin que usa un cartucho de tinta, el modo de operacin se puede conmutar sin que tenga ningn efecto sobre la operacin normal. En el modo de bajo consumo de energa, la inicializacin de una direccin especificada puede lograr la reduccin del consumo de energa. Adicionalmente, en el modo de bajo consumo de energa, terminando las operaciones de un sensor amplificador para generar seales sobre datos almacenados de lectura, una memoria intermedia usada para leer datos de salida de lectura, y un circuito de cerrojo para enclavar los datos ledos, por ejemplo, puede reducir incluso ms el consumo de energa. Adems, usando un terminal comn para instruir la funcin de seleccin de chip, la funcin de inicializacin para bloques de circuito y la funcin para conmutar al modo en espera puede lograr un circuito integrado semiconductor que tiene un nmero reducido de terminales externas. Adicionalmente almacenando la cantidad restante de tinta en un cartucho de tinta, al menos, se puede controlar siempre la cantidad restante de cartucho de tinta
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REIVINDICACIONES 1. Un cartucho de tinta que comprende un circuito

(1) integrado semiconductor que tiene un modo de bajo consumo de energa en el cual el consumo de energa es ms bajo que en un modo de operacin normal que realiza una operacin normal, comprendiendo dicho circuito (1) integrado semiconductor medios de control (G8, INV) para controlar una conmutacin a dicho modo de bajo consumo de energa en respuesta a una conclusin de una operacin de impresin que usa el cartucho de tinta, y comprendiendo adems medios (5) de almacenamiento para almacenar datos predeterminados en direcciones especificadas, y medios (2) de creacin de direcciones para crear secuencialmente direcciones especificadas para dichos medios (5) de almacenamiento, en el que se inicializa dicha direccin cuando la operacin se conmuta al modo de consumo bajo de energa en respuesta a dichos medios (G8, INV) de control. 2. El cartucho de tinta de la reivindicacin 1, en el que en dicho circuito (1) integrado semiconductor, la operacin de los circuitos internos se termina en el modo de bajo consumo de energa ocasionado por dichos medios (G8, INV) de control. 3. El cartucho de tinta de la reivindicacin 2, en el que dichos circuitos internos incluyen un amplificador sensor (81) para crear una seal en la salida de lectura de datos almacenados en dichos medios (5) de almacenamiento. 4. El cartucho de tinta de la reivindicacin 2 3, en el que dichos circuitos internos incluyen un decodificador (3, 4) de direcciones para especificar una direccin en dichos medios (5) de almacenamiento. 5. El cartucho de tinta de la reivindicacin 2, 3 4, en el que dichos circuitos internos incluyen una memoria intermedia (B) usada para salida de lectura de datos ledos en dichos medios (5) de almacenamiento. 6. El cartucho de tinta de cualquiera de las reivindicaciones 2 a 5, en el que dichos circuitos internos incluyen un circuito (7) de cerrojo para enclavar datos ledos en dichos medios (5) de almacenamiento. 7. El cartucho de tinta de una cualquiera de las reivindicaciones 1 a 6, en el que una conmutacin al modo de bajo consumo de energa por dichos medios (G8, INV) de control y una inicializacin de direcciones creada por dichos medios (2) de creacin de direcciones se realizan en base a una entrada de seal de control a un terminal (P1) externo comn, siendo la seal de control generada en respuesta a una conclusin de una operacin de impresin que usa el cartucho de tinta. 8. El cartucho de tinta de la reivindicacin 7, en el que dicho terminal (P1) externo comn es un terminal de seleccin de chip. 9. El cartucho de tinta de una cualquiera de las reivindicaciones 1 a 8, en el que dicho circuito (1) integrado semiconductor almacena al menos el resto de la cantidad de tinta.

10. Un dispositivo de registro de chorro de tinta que tiene un cartucho de tinta segn la reivindicacin 9 para imprimir informacin de imagen deseada usando tinta suministrada desde el cartucho de tinta.
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