CICLOS DEL BUS DEL MICROPROCESADOR 8086

El procesador del 8086 entabla comunicaciones con los elementos externos a travs del bus de direcciones, datos y estado y un bus de control, incorporados a su arquitectura. Para realizar operaciones de bsqueda de instrucciones y transferencias de bits (los cuales se pueden traducir en datos), el microprocesador ejecuta los llamados ciclos del bus. El mismo consta de cuatro (4) periodos de reloj, denominados estados T. Ver el primer anexo. Eventualmente, durante el primer estado (T1), el microprocesador obtiene una direccin a travs de las 20 lneas del bus multiplexado de direcciones, datos y estado. Dicha direccin es considerada valida cuando se origina un flanco descendiente en la seal ALE. La misma, es producida en un sistema mnimo, por el procesador, mientras que en un sistema mximo se requiere un controlador de bus 8288 para generarla. Por otra parte, la seal S2-M/IO, advierte si se est llevando a cabo un acceso a la memoria o a los dispositivos de entrada y salida del microprocesador. A partir del segundo estado (T2), la direccin del bus multiplexado es removida por el procesador, mientras que a las seales S3, S4, S5 y S6 toman el control a travs de las cuatro lneas ms significativas del bus. Estas contribuyen con la informacin siguiente: Para las seales S3 y S4. Dependiendo de la combinacin de los estados lgicos de las seales, se obtienen las siguientes direcciones: S3 0 0 1 1 S4 0 1 0 1 Direccin relativa al segmento extra. Direccin relativa al segmento Stack. Direccin relativa al segmento de cdigo CS o ninguna. Direccin relativa del segmento de datos DS.

Para la seal S5. Esta seal tiene como propsito especfico advertir el estado de la bandera

de interrupcin del procesador. Para la seal S6. Dependiendo del estado lgico de esta seal, se indica cuando la unidad de procesamiento central est actuando sobre el bus; si el estado lgico del mismo es cero (0) entonces el CPU est actuando sobre el bus, de lo contrario este no acta. Por otro lado, en ese mismo tiempo, la unidad de procesamiento central (CPU), lleva a cabo dos posibles procesos definidos como ciclo de lectura y

escritura. En el caso de que el ciclo sea de lectura, el CPU coloca las diecisis (16) lneas menos significativas en estado de alta impedancia (en pocas palabras se muestrea los datos), mientras que si el ciclo es de escritura, el mismo coloca los datos en las 16 lneas del bus multiplexado. En consecuencia, se puede expresar que durante los estados T1 y T2, la unidad de procesamiento central del microprocesador ejecuta tareas referentes a la generacin de informacin asociada a la direccin del dato, sentido de

transferencia y operaciones de lectura o escritura de datos, para lo cual se accionan las seales DEN, DT/R, RD y WR. Posteriormente, durante el tercer estado (T3) del ciclo del bus, la unidad central de procesamiento sigue suministrado informacin de estado contenida en las cuatro lneas de ms peso del bus de direcciones multiplexado, mientras que en las 16 lneas de menos pesos se retendr los datos correspondientes a un ciclo de escritura o muestreados en un ciclo de lectura. A partir de este momento, si dispositivo no es capaz de transferir los datos contenidos a la velocidad sealada, el mismo deber advertirlo, alojando un nivel 0 en la lnea READY, indicando que no puede, esto activa un semiciclo de espera denominado TW, en donde la unidad central de procesamiento se ve a obligada a entrar en un estado

de espera (WAIT), mientras se termina de realizar la transferencia. Una vez terminada la transferencia, el mismo se encarga de introducir un nivel 1 por la lnea READY y de esa manera comenzara el cuarto periodo de reloj. Finalmente, en el cuarto estado (T4), las lneas correspondientes al control de memoria y entradas y salidas se deshabilitan, entonces sobre el bus del sistema se presenta un ciclo, compuesto por una serie de eventos asncronos que apartan el dispositivo o la posicin de memoria, a travs de una direccin anexa a una seal de lectura o escritura que acompaa el dato.

ANEXO 1

FIGURA 1. CICLOS DEL BUS DEL MICROPROCESADOR 8086. FUENTE: INTEL CORPORATION, (1990). 8086 16-BIT HMOS MICROPROCESSOR 8086/8086-2/8086-1. ORDER NUMBER: 231455005. PG. 9.