INSTITUTO TECNOLOGICO DE CIUDAD VICTORIA

ARQUITECTURA DE COMPUTADORAS
RESUMEN DEL CAPITULO 4-5
ORGANIZACIN Y ARQUITECTURA DE COMPUTADORAS
INGENIERIA EN SISTEMAS COMPUTACIONALES. MAESTRA: DORA EMMA DORIA GALLEGOS INTEGRANTES: JESUS ALBERTO GARCIA MASCORRO ELISAUL CASTILLO VILLA ABIGAIL IBARRA MARTINEZ ALEJANDRA TERAN HERNANDEZ YESICA PAOLA HERRERA MENDOZA

MAYRA TOVAR TORRES

Organizacin y Arquitectura de Computadores Capitulo 4.- Memoria Cache La memoria de los computadores, presentan tal ves la mas amplia diversidad de tipos, tecnologias, estructura, prestaciones y coste. En consecuencia un computador convencional esta equipado con una jerarquia de subsistemas de memoria, algunos internos y otros externos.

4.1 Conceptos basicos sobre sistemas de memoria Caracteristicas de los sistemas de memoria El termino ubacion indica si la memoria es interna o externa al computador. La memoria interna suele identificarse con la memoria principal. Sin embargo hay ademas otras formas de memoria interna. El procesador necesita su propia memoria local en forma de registro. Ademas la unidad de control de

procesador tambien puede nesecitar su propia memoria interna. La memoria externa consta de dispositivos perifericos de almacenamiento, tales como cintos y discos.

Una caracteristica de las memorias es su capacidad. Para memorias internas se expresa en terminos de bytes (1 byte= 8 bits) o de palabras, la longuitud de palabra mas comunes son 8, 16 y 32 bytes.

Para memorias internas,

la unidad de transferencia es igual al numero de

lineas de entrada/salida de datos del modulo de memoria.

Palabra: Es la unidad de la organizacin de la memoria. El tamao de la palabra suele coincidir con el numero de bits utilizados para representar numeros.

Unidades Direccionables: En algunos sistemas es la palabra. Sin embargo muchos de ellos permiten direccionar a nivel de bytes. Unidad de Transferencia: Es el numero de bits que se leen o escriben en memoria a la vez.

Otro distintivo entre tipos de memorias es el metodo de acceso, que incluye las siguientes variantes:

Acceso Secuencial: La memoria se organiza en unidades de datos llamada registro. El acceso debe realizarse con una secuencia lineal especifica.

Acceso Directo: Como en el caso de acceso secuencial, el directo tiene asociado un mecanismo de lectura/escritura. Acceso Aleatorio: Cada posicion direccionable de memoria tiene un unico mecanismo de acceso cableado fisicamente. Asociativa: Es una memoria del tipo de acceso aleatorio que permite hacer una comparacion de ciertas posiciones de bits dentro de una palabra buscando que coincidan con unos valores dados.

Desde el punto de vista del usuario, las 2 caracterisitcas mas importantes de una memoria son su capacidad y sus prestaciones. Se utilizan 3 parametros de medidad:

Tiempo de Acceso(latencia): Para memorias de acceso aleatorio es el tiempo que tarda en realizarse una operacin de lectura o escritura.

Tiempo de ciclo de memoria: Se aplica a memorias de acceso aleatorio y consiste en el tiempo y algun tiempo mas que se requiere antes de que pueda iniciarse un segundo acceso a memoria.

Velocidad de Transferencia: Es la velocidad a la que se transfieren los datos.

En memorias volatiles la informacion se va perdiendo o desaparace cuando se desconecta la alimentacion. En las no-volatiles la informacion, una vez grabada, permanece sin deteriorarse hasta que se modifique intencionalmente. Las memorias de superficie magnetica son no volatiles, las semiconductoras pueden ser o no volatiles, las memorias no borrables no pueden modificarse. Las memorias semiconductoras de este tipo se conocen por el nombre de memorias de solo lectura (ROM, Read Only Memory)

Jerarquia de Memoria

Existe un compromiso entre las 3 caracteristicas clave de coste, capacidad y tiempo de acceso. En todo el espectro de posibles tecnologias se cumplen las sig. Relaciones:

A menor tiempo de acceso, mayor coste por bit A mayor capacidad, menor coste por bit A mayor capacidad, mayor tiempo de acceso

La respuesta a este dilema es no contar con un solo componente de memoria, sino emplear una jerarquia de memoria.

Asi pues, memorias mas pequeas, mas costosas y mas rapidas, se complementan con otras mas grandes, mas economicas y mas lentas.

El tipo de memoria mas rapida, pequea y costosa, lo constituyen los registros internos al procesador. Un procesador suele contener unas docenas de tales registros. Descendiando 2 niveles, la memoria principal es el principal sistema de memoria interna del equipo. Esta es normalmente ampliada con una cache, que es mas pequea y rapida. La cache no suele estar visible al programador, y tampoco al procesador. Es un dispositivo para escalonar las transferencias de datos entre memoria principal y los registros del procesador.

Las memorias externas no volatiles o permanentes se denominan tambien memorias secundarias o auxiliares. Se utlizan para almacenar programas y ficheros de datos y suelen estar visibles al programador solo en terminos de ficheros y registros, en lugar de bytes aislados o de palabras.

4.2 Principios basicos de la memoria cache El objetivo de la memoria cache es lograr que la velocidad de la memoria sea lo mas rapido posible. La cache contiene una copia de partes de la memoria principal. Cuando el procesador intenta leer una palabra de memoria, se hace una comprobacion para determinar si la palabra esta en la cache. Si es asi, se entrega dicha palabra al procesador.

El procesador genera la direccion de una palabra a leer. Si la palabra esta en la cache, es entregada al procesador. Si no, el bloque que contiene dicha palabra se carga en la cache, y la palabra es llevada al procesador.

La cache conecta con el procesador mediante lineas de datos, de control y de direcciones. Las lineas de datos y de direcciones se conectan tambien con buffers de datos y de direcciones que los comunican con un bus del sistemas a traves del cual se accede a la memoria principal. Cuando ocurre un acierto, los buffers y las direcciones se inhabilitan, y la comuniacion tiene lugar solo entre procesador y cache, sin trafico de bus. Cuando ocurre un fallo, la direccion deseada se carga en el bus del sistema y el dato es llevado, atraves del buffer de datos, tanto a la cache como al procesador.

4.3 Elementos de diseo de la cache

Tamao de cache Nos gustaria que el tamao fuera pequeo para que el coste total medio por bit se aproxime al de la memoria principal sola, y que fuera grande para que el tiempo de acceso medio total sea proximo al de la cache sola.

Funcion de Correspondencia Ya que hay menos lineas de cache que bloques de memoria principal, se nesecita un algoritmo que haga corresponder bloques de memoria principal a lineas de cache. La eleccion de la funcion de correspondencia determina

como se organiza la cache. Pueden utilizarse 3 tecnicas: asociativa, y asociativa por conjuntos.

directa,

Correspondencia directa: Consiste en hacer corresponder

cada

bloque de memoria principal a solo una linea poible de cache. La correspondencia se expresa como: i=j modulo m donde: i= numero de lineas de cache j= numero de bloque de memoria principal m= numero de lineas en la cache

La funcion de correspondencia se implementa facilmente utilizando la direccion. Correspondencia Asociativa: Permite que cada bloque de la memoria principal pueda cargarse en cualquier linea de la cache. En este caso, la logica de control de la cache interpreta una direccion de memoria simplemente como una etiqueta y un campo de palabra. Para determinar si un bloque esta en la cache, su logica de control debe examinar simultaneamente todas las etiquetas de lineas para buscar una coincidencia.

Correspondencia Asociativa por Conjuntos: Recoje lo positivo de la directa y la asociativa sin ninguna desventaja. La cache se divide en V conjuntos, cada uno de K lineas. Las relaciones que tienen son: M=v X k Donde: I = j modulo v I= numero de conjunto de cache J = numero de bloque de memoria principal M = numero de lineas de cache

Algoritmo de Sustitucion Una vez llenado la cache, para introducir un nuevo bloque se debe sustituir uno de los bloques existentes. Para el caso de correspondecia directa, solo hay una posible linea para cada bloque y no hay eleccion posible. Para las tecnicas asociativas se requieren algoritmos de sustitucion, para conseguir velocodad, tales algoritmos deben implementarse en hardware. El mas efectivo es denomiado utilizado menos recientemente: se sustituye un bloque que se ha mantenido en la cache por mas tiempo sin haber sido referenciado.

Politica de Escritura Si el bloque antiguo de cache no debe ser modificado, puede sobreescribirse con el nuevo bloque sin neceisdad de actualizar el antiguo. Si se ha realizado al menos una operacin de escritura sobre una palabra de la linea correspondiente de la cache, entonces la memoria princial debe actualizarse, rescribiendo la linea de cache en el bloque de memoria antes de transferir el nuevo bloque.

Utilizando la tecnica de escritura inmediata, todas las operaciones de escritura se hacen tanto en en cache como en memoria principal, asegurando que el contenido de la memoria principal siempre es valido. La desventaja principal es que genera un trafico sustancial con que puede originar un cuello de botella.

Si se modifican los datos de cache, se invalida no solamente la palabra correspodiente de memoria principal, sino tambien la misma palabra en otras cache. Un sistema que evite este problema se dice que mantiene la coherencia del cache, entre ellas se incluye:

Vigilancia del bus con escritura inmediata: Cada controlador de cache monitoriza las lineas de direcciones para detectar operaciones de escritura en memoria por parte de otros maestros del bus

Transparencia de Hardware: Se utiliza hardware adicional para asegurar que todas las actualizaciones de memoria principal, via cache quedan reflejadas en toda la cache.

Memoria excluida de cache: En un sistema de este tipo, todos los accesos a la memoria compartida son fallos de cache, porque la memoria compartida nunca se copia en la cache.

Tamao de la linea Cuando se recupera y ubica en cache un bloque de datos, se recupera no solo la palabra deseada, sino tambien palabras adyacentes. A medida que aumenta el tamao del bloque, la tasa de aciertos primero aumenta debido al principio de localidad. Al aumentar el tamao del bloque, mas datos utiles son llevados ala cache. Sin embargo, la tasa de aciertos comenzara a decrecer cuando el tamao de bloque se haga aun mayor y la probabilidad de utilizar la nueva informacion captada se haga menor que la de reutilizar la info. que tiene que reemplazarse.

Numero de Caches Hay 2 aspectos de diseo relacionados con este tema que son el numero de niveles de cache, y el uso de cache unificada frente al de caches separadas.

Caches Multinivel: La cache on-chip reduce la actividad del bus externo del procesador y por lo tanto reduce los tiempos de ejecucion e incrementa las prestaciones globales del sistema. La estructura mas sencilla de este tipo se denomina cache de 2 niveles, siendo la cache interna el nivel 1(L1), y la externa nivel 2(L2), si no hay cache L2 y el procesador hace una peticion de acceso a una prosicion de memoria

que no este en la cache L1, entonces el procesador debe acceder a la DRAM o ala ROM atraves del bus. Cache unificada frente a caches separadas: Se ha hecho normal separar la cache en 2: una dedicada a instrucciones y otra a datos. La ventaja de una cache partida es que elimina la competicion por la cache entre el procesador de instrucciones y la unidad de ejecucion.

4.4 Organizacin de la cache el pentuim 4 y el powerPC El 80386 no incluia cache on-chip, el 80486 incluye una sola cache on-chip de 8KB, utilizando un tamao de linea de 16 bytes y una organizcion asociativa por un conjuto de 4 vias. Todos los procesadores Pentuim incluyen 2 cache L1 on-chip, una para datos y otra para instrucciones.

Para la Pentuim 4, la cache de datos es de 8KB, utilizando un tamao de linea de 64 bytes, el Pentuim II incluye un cache L2 que alimenta a las 2 cache L1. En la Pentuim III se aadio una cache L3 que paso a ser on-chip en las versiones avanzadas del Pentuim 4.

El nucleo del procesador consta de 4 componentes principales: Unidad de captacion/decodificacion: Capta instrucciones en orden de la cache L2, las decodifica en una serie de micro-operaciones y memoriza los resultados en la cache L1. Logica de ejecucion fuera-de-orden: Planifica la ejecucion de microoperaciones teniendo en cuenta las dependencia de datos y los recursos disponibles; de forma que pueda planificarse la ejecucion de microoperaciones en orden diferente del que fueron captadas en la secuencia de instrucciones Unidades de ejecucion: Estas unidades ejecutan las micro-

operaciones, captando los datos necesarios de la cache de datos L1, y almacenando los resultados temporalmente. Subsistema de memoria: Incluye las cache L2 y L3 y el bus del sistema que se usa para acceder a la memoria principal cuando en las cache L1 y L2 tienen un fallo.

La cache de instrucciones del Pentium 4

esta situadad entre la logica de

decodificacion de instrucciones y el nucleo de ejecucion. El Pentium traduce sus instrucciones maquina a unas mas sencillas del tipo RISC.

La cache de datos emplea una politica de postescritura: los datos se escrbien en memoria principal solo cuando, habiendo sido actualizados, se eliminan de la cache. El Pentuim 4 puede configurarse para que use la politica de escritura inmediata.

Organizacin de cache en el PowerPC La organizacin del cache del Power PC ha ido evolucionando paralelamente a la arquitectura global de la familia PowerPC, reflejando la busqueda continua de mejores prestaciones que es el motor de todos los diseadores de microprosesadores.

El modelo original, el 601, incluye una sola cache de codigo/datos de 32KB, que es asociativa por conjunto de 16KB dividos en caches separadas de datos e instrucciones, amabas en asociativa de 2 vias.

En cada modelo posterior, el 604 y el 620, se va duplicando el tamao de las cache respecto a su predecesor, los modelos G3 y G4 tienen el mismo tamao de cache L1 que el 620. El G5 proporciona 32KB de cache de instrucciones y 64KB para datos.

Las cache L1 son asociativas por conjunto de ocho vias. La cache L2 es asociativa por conjunto de 2 vias, con capacidades de 256k, 512k o 1MB. El G5 admite un cache L3 externa de hasta 1MB.

5. MEMORIA INTERNA. La memoria interna de la computadora sirve para almacenar informacin que el sistema utiliza para el inicio y para que funcionen varios tipos de programas, como los sistemas operativos. La memoria interna suele estar en microchips pequeos que estn unidos o conectados a la placa madre. La memoria de la computadora puede tener desde algunos megabytes hasta varios gigabytes.

5.1 MEMORIA PRINCIPAL SEMICONDUCTORA. La memoria principal semiconductora comnmente se dice que es la RAM porque es la que mantiene todo en uso el proceso de todo el hardware que se utiliza en ella. La RAM (Random Access Memory, Memoria de acceso aleatorio) se dice que es de tipo voltil, siempre tiene que estar conectada para que est funcionando, otra caractersticas muy importante es que posible leer los datos como escribir rpidamente datos en ellas. Existen dos memorias ms bsicas de la RAM: La DINAMICA Y ESTATICA Memoria Dinmica: est hecha con celdas que almacenas datos como cargas elctricas en condensadores. La RAM Dinmica requiere refrescos periodos para mantener memorizados los datos. El termino de Dinmica se hace referencia a la tendencia de que la carga almacenada se pierda, incluso mantenindola siempre alimentada. Memoria Esttica: es un dispositivo digital, basados en los mismos elementos utilizados por el microprocesador. Esta retiene los datos mientras se mantenga alimentada. Tipos de ROM.

Una memoria de solo lectura (Read Only Memory) contiene un patrn permanente de datos que no puede alternarse. Esta no es voltil, es decir no requiere mantener conectada para mantener sus datos almacenados. Existe la PROM es la que se encarga de programar, as como la ROM no es voltil y pueden gravarse solo una vez. El proceso de escritura se lleva acabo elctricamente y puede realizarlo el suministrador o el cliente con posterioridad a la fabricacin del chip original. La memoria de solo lectura programable y borrable (EPROM, Erasable

Programmable Read-Only Memory) se lee y se escribe elctricamente como la PROM. Sin embargo ante de la operacin de escritura, todas la celdas de almacenamiento deben primero borrarse a la vez, mediante la exposicin del chip encapsulado a radiacin ultravioleta. Otra memoria semiconductora es la FLASH denominada as por su velocidad con la que puede reprogramarse, estas utilizan de borrado elctrico, estas tambin solo utilizan un transistor por bit; estas deben su nombre a que su microchip est organizado mediante que cada una de sus secciones de celdas se borran median solo una accin de golpe o flash.

Lgica del Chip En los chips se almacena y procesa la informacin. El microprocesador es el chip central, que controla la computadora y dentro del cual funciona la unidad aritmtico-lgica. La unidad de control coordina el funcionamiento de los componentes de la computadora. Los registros de entrada y salida son unidades de memoria de menor tamao que la memoria central, que guardan los datos y resultados con los que funciona la unidad aritmticolgica. Todos estn unidos por buses internos. Hay tres tipos de buses: los de direcciones, los de control y los de datos. Caractersticas La caracterstica ms sorprendente de los chips de procesamiento es lo pequeos que son. El lado de un chip puede ser de hasta 1 pulgada de largo (2,54 cm), sin embargo, el propio chip puede contener miles de componentes.

El material utilizado para fabricar el chip es silicio en rodajas muy finas. La composicin fsica del silicio es el material perfecto para construir los circuitos que componen un chip procesador. Usando luz lser, el diseo del circuito es grabado sobre la superficie del silicio. Una vez dibujado, las porciones de los transistores, o el cableado, est construido en el chip. El espaciado entre los transistores puede ser tan estrecho como 60 nanmetros, que es slo una fraccin de la anchura de un cabello humano.

Funcionamiento En el caso de las computadoras personales, el chip de procesamiento es la unidad central de proceso (CPU), lo que significa que todos los comandos y procesos son iniciados por el chip. Los dos componentes principales de la CPU son la unidad aritmtica lgica (ALU), que realiza las funciones aritmticas y lgicas, y la unidad de control (CU), que recupera y procesa las instrucciones de la memoria de la computadora. Utilizando lneas "bus", el chip procesador enva y recupera informacin desde y hacia diversos componentes de la computadora. La lgica booleana es el lenguaje de control utilizado por el chip para comunicar bits de informacin a travs de la computadora. En su forma ms simple, la lgica booleana utiliza un sistema de lgica de dos valores, "verdadero" y "falso", para traducir las corrientes elctricas en informacin que pueda ser utilizada por el sistema. Organizacin de mdulos. Si un chip de RAM contiene un bit por palabra, claramente se necesitan al menos un nmero de chips igual al nmero de bits por palabra. Una estructura donde el tamao de memoria sea igual o mayor al nmero de bits por chip, en caso de necesitar una memoria mayor se requiere utilizar una matriz de chips.

5.2 CORRECCION DE ERRORES. Una memoria semiconductora est sujeta a errores, estos pueden clasificarse en fallos permanentes (HARD) y en errores transitorios u ocasionales (SOFT). Si fallo permanentemente corresponde a un efecto fsico, de tal modo que la

celda o celdas de memoria afectadas no puedan almacenar datos de manera segura, quedndose ancladas a cero o a uno, o conmutando errneamente entre cero y uno. Un error transitorio es un evento aleatorio no destructivo que altera el contenido de una o ms celdas de almacenamiento sin daar la memoria. Un cdigo corrector de errores mejora la fiabilidad de la memoria a costa de una complejidad adicional. El cdigo de cdigos cuya principal caracterstica es que permiten detectar si se ha producido o no error en la transmisin de la palabra de cdigo. Aunque en caso de producirse no son capaces de su correccin inmediata, su deteccin evita el uso de informacin incorrecta. El error se soluciona repitiendo la transmisin hasta que ste desaparezca. La ventaja de esta metodologa frente a la anterior es inmediata: el mensaje slo se repite en caso de error.

Existen dos clases de errores en los sistemas de memoria, las fallas (Hard fails) que son daos en el hardware y los errores (soft errors) provocados por causas fortuitas. Los primeros son relativamente fciles de detectar (en algunas condiciones el diagnstico es equivocado), los segundos al ser resultado de eventos aleatorios, son ms difciles de hallar. En la actualidad la confiabilidad de las memorias RAM frente a los errores, es suficientemente alta como para no realizar verificacin sobre los datos almacenados, por lo menos para aplicaciones de oficina y caseras. En los usos ms crticos, se aplican tcnicas de correccin y deteccin de errores basadas en diferentes estrategias:

La tcnica del bit de paridad consiste en guardar un bit adicional por cada byte de datos, y en la lectura se comprueba si el nmero de unos es par (paridad par) o impar (paridad impar), detectndose as el error. Una tcnica mejor es la que usa ECC, que permite detectar errores de 1 a 4 bits y corregir errores que afecten a un slo bit esta tcnica se usa slo en sistemas que requieren alta fiabilidad.

Por lo general los sistemas con cualquier tipo de proteccin contra errores tienen un costo ms alto, y sufren de pequeas penalizaciones en desempeo, con respecto a los sistemas sin proteccin. Para tener un sistema con ECC o paridad, el chipset y las memorias deben tener soportar esas tecnologas. La mayora de placas base no poseen soporte. Para los fallos de memoria se pueden utilizar herramientas de software especializadas que realizan pruebas integrales sobre los mdulos de memoria RAM. Entre estos programas uno de los ms conocidos es la aplicacin Memtest86+ que detecta fallos de memoria.

5.3 ORGANIZACIN AVANZADA DE MEMORIA DRAM Uno de los cuellos de botella ms crticos de un sistema que utiliza procesadores de altas prestaciones es la interfaz con la memoria principal interna. Esta interfaz es el camino ms importante en el computador. El bloque bsico de construccin de la memoria principal sigue siendo el cip de DRAM. El chip de DRAM tradicional est limitado tanto por su arquitectura interna como por su interfaz con el bus de memoria del procesador. Una de las maneras de abordar los problemas con las prestaciones de la memoria principal DRAM ha sido insertar uno o ms niveles de cachs SRAM, pero la SRAM es mucho ms costosa que la DRAM y ampliar ms el tamao de las cachs produce menos beneficios. Se han explorado diversas versiones mejoradas de la arquitectura bsica DRAM, algunas de las que estan siendo comercializadas son: SDRAM, DDRDRAM y RDRAM. Frecuencia de Reloj (MHz) SDRAM 1 DDR-DRAM 2 6 0 Velocidad de transferencia (GB/s) . . Tiempo de acceso (ns) Nmero de terminales 6 8 8 4

6 1 0 3

2 1 2 1 2 .

8 1 6 1

RDRAM 6

0 4

8 1

2 1

DRAM Sncrona. La SDRAM intercambia datos con el procesador de forma sincronizada con una seal de reloj externa funcionando a la velocidad tope del bus

procesador/memoria, sin imponer estados de espera. Con el acceso sncrono, la DRAM introduce y saca datos bajo el control del reoj del sistema. La SDRAM emplea un modo de rfagas para eliminar los tiempos de establecimiento de direccin y de precarga de las lneas de precarga de las lneas de fila y de columnas posteriores al primer acceso. El modo de rfagas es til cuando todos los bits a acceder estn en secuencia y en la misma matriz de celdas que el accedido en primer lugar. Adems la SDRAM tiene una arquitectura de banco mltiple que facilita el paralelismo en el propio chip. El registro de modo y la lgica de control asociada proporcionan una manera de particularizar la SDRAM para ajustarse a las necesidades concretas del sistema. El registro de modo especfico la longitud de la rfaga, que es el nmero de unidades individuales de datos que se entregan sncronamente al bus, tambin le permite al programador ajustar la latencia entre la recepcin de una peticin de lectura y el comienzo de la transferencia de datos. La SDRAM funciona mejor cuando transfiere bloques largos de datos en serie. Existe una versin mejorada de la SDRAM, conocida como SDRAM de doble velocidad de datos (DDR-SDRAM, double data rate SDRAM) que supera la limitacin de uno-por-ciclo. DRAM RAMBUS.

Los chips RDRAM tienen encapsulados verticales, con todos los terminales en un lateral. El chip intercambia los datos con el procesador por medio de 28 hilos de menos de doce centmetros de longitud. El bus puede direccionar hasta 320 chips de RDRAM y a razn de 1,6 GBps.

El bus especial de las RDRAM entrega direcciones e informacin de control utilizando un protocolo asncrono orientado a bloques. En lugar de ser controladas por las seales explcitas RAS, CAS, R/W, y CE que se utilizan en DRAM, las RDRAM obtienen las peticiones de memoria a travs de un bus de alta velocidad. Cada peticin contiene la direccin deseada, el tipo de operacin, y el nmero de bytes en dicha operacin. DDR SDRAM. Est limitada por el hecho de que puede enviar datos al procesador solo una vez por ciclo de reloj del bus. Una versin de SDRAM, denominada SDRAM de doble velocidad de datos (DDR-SDRAM), puede enviar datos dos veces cada ciclo de reloj y otra coincidiendo con el flanco de bajada. DRAM CACHES. La DRAM Cachs (CDRAM), desarrollada por Mitsubishi, integra una pequea cache SRAM (de 16 Kb) en un chip normal de DRAM. Puede utilizarse como una verdadera cach, formada por lneas de 64 bits. El modo cachs de la CDRAM es efectivo para accesos a memoria aleatorios ordinarios. La SRAM de la CDRAM puede usarse tambin como buffer para soportar el acceso serie a un bloque de datos.