Practica 2: Circuitos Combinacionales I: Introduccin a ISE de Xilinx

Andres Felipe Angulo Martinez, Elkin Moreno Soto, Hugo Alfonzo Robayo

Abstract Este documento pretende desarrollar a lo largo de su contenido la Implementacin de aplicaciones bsicas de circuitos lgicos combinacionales, adems de familiarizarse con el montaje de circuitos digitales bsicos, utilizando compuertas y la familiarizacin con el uso del software ISE de Xilinx para la implementacin de estos circuitos digitales para su efectiva simulacin.

Palabras Clave: circuitos combinacionales, Xilinx, FPGA, Multiplexor, Generador de paridad.

Figura 1

La tabla de verdad se muestra a continuacin: I. INTRODUCCIN Esta prctica tiene como finalidad la realizacin de circuitos lgicos combinacionales como el multiplexor 4 a 1 y el generador de paridad para 8 bits, estos dos anteriores tanto en compuertas como en Xilinx. Inicialmente se estudiaran estos circuitos lgicos con compuertas y se harn unas simulaciones que comprueben el funcionamiento de estos y su comprobacin con la tabla de verdad. En la segunda parte de la prctica se trabajara con Xilinx en la realizacin tanto del Multiplexor como del generador de paridad con el fin de familiarizarse con el software y verificar los resultados obtenidos con compuertas.

De tal manera que el circuito lgico implementado es como se muestra en la figura 2:

II. MARCO TERICO Multiplexores (MUX): Un multiplexor es un circuito combinacional que selecciona una de n lneas de entrada y transmite su informacin binaria a la salida. La seleccin de la entrada es controlada por un conjunto de lneas de seleccin. La relacin de lneas de entrada y lneas de seleccin est dada por la expresin , donde n corresponde al nmero de lneas de seleccin y al nmero de lneas de entrada. Multiplexor de 4 entradas El multiplexor de 4 entradas es un multiplexor de 4 lneas a 1. La figura 1, muestra el diagrama de bloques del multiplexor. Las entradas son I0, I1, I2 e I3 y la seleccin viene dada por las entradas S0 y S1. El valor de la salida Y depende de los valores lgicos presentes en las entradas de datos y la seleccin.

Figura 2. Circuito lgico multiplexor 4 a 1

Generadores de Paridad: La transmisin binaria por diversos medios de comunicacin est sujeta a errores por fallas en los sistemas digitales o la presencia de ruido elctrico. Cualquier condicin interna o externa al sistema puede alterar el valor de los ceros a unos o viceversa. Cuando se altera un solo bit, decimos que el bit distorsionado contiene un error individual. De la misma forma, dos o ms bits distorsionados, involucran un error mltiple, pero estos errores tienen menor probabilidad de ocurrencia a los errores individuales. Un cdigo que permite detectar errores es el