ELEDIG Capítulo-2 CircuitosLógicosCombinacionales

ELECTRNICA DIGITAL Captulo 2
Circuito l!gico co"#inacionale

Ing. Erik Ral Coveas Len Ing. Bady Elder Cruz Daz erikrcl@hotmail.com bady.cruz@upnorte.edu.pe cle@upnorte.edu.pe bady_ecd27@hotmail.com
ELECTRNICA DIGITAL
Captulo 2 CIRC$IT%& LGIC%& C%'BINACI%NALE&
Circuito l!gico co"#inacionale 2

C%NTENID%( Forma de suma de productos2.1 Simplificacin de circuitos lgicos2.2 Simplificacin algebraica2.3 Diseo de circuitos lgicos combinacionales2.4 Mtodo de mapa de Karnaugh2.5 Circuitos OR y NOR exclusivos2.6 Generador y verificador de paridad2.7
Ing. ElderCoveas Cruz Daz Ing.Bady Erik Ral Len
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)or"a de u"a de producto 2.*

Los mtodos de simplificacin y diseo de circuitos lgicos que estudiaremos requieren que la expresin lgica est en una forma de suma de productos. Ejemplos: (a) ABC + ABC (b) AB + ABC + CD + D CARACTERSTICAS: Cada una de estas expresiones consta de dos o ms trminos AND (productos) que se operan con OR. Cada trmino AND consta de una o ms variables que aparecen, ya sea en forma complementada o sin complementar.
Ing. ElderCoveas Cruz Daz Ing.Bady Erik Ral Len 3
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&i"pli+icaci!n de circuito l!gico 2.2

Una vez obtenida la expresin para un circuito lgico, podemos reducirla a una forma ms simple que contenga menos trminos, o menos variables en uno o ms trminos.
FIGURA 2-1: Simplificacin de un circuito lgico.

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&i"pli+icaci!n alge#raica2.,
Para realizar una simplificacin algebraica, se considera lo siguiente: Podemos usar los teoremas del lgebra booleana para ayudarnos a simplificar la expresin de un circuito lgico. Por desgracia, no siempre es obvio cules teoremas se deben aplicar para obtener el resultado ms simple. No hay una forma fcil para afirmar si la expresin simplificada est en su forma ms simple o si se podra simplificar an ms. A menudo la simplificacin algebraica se convierte en un proceso de prueba y error.
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Ejemplo: Simplificar el circuito que se muestra en la siguiente figura:
FIGURA 2-2: Circuito lgico.
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Solucin: Simplificar la expresin de salida F = ABC + AB(AC) utilizando los teoremas del lgebra booleana: F = ABC + AB(AC) F = ABC + AB(A + C) F = ABC + ABA + ABC F = ABC + AB + ABC F = AC(B + B) + AB F = AC + AB F = A(C + B)
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Por lo tanto, la expresin de salida, F = ABC + AB(AC), al ser simplificada quedara expresada por la siguiente ecuacin: F = A(C + B).
FIGURA 2-3: Resultado de la simplificacin.

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Di e-o de circuito l!gico co"#inacionale 2..

CARACTERSTICAS: Cuando el nivel de salida deseado en un circuito lgico est determinado para todas las condiciones de entrada posibles, los resultados se pueden representar convenientemente en una tabla de verdad. Entonces la expresin booleana para el circuito requerido se puede derivar a partir de la tabla de verdad.
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Ejemplo: En la siguiente figura se muestra una tabla de verdad para un circuito que tiene dos entradas, A y B, y la salida F. En la tabla vemos que la salida F estar en el nivel 1 slo para el caso en donde A = 1 y B = 0.
B 0 0 1 1 A 0 1 0 1 F 0 1 0 0 B b) Circuito a disear. A CIRCUITO F
a) Tabla de verdad.
FIGURA 2-4: Tabla de verdad y diagrama de bloques del ejemplo.
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Solucin: La expresin de salida se puede obtener directamente de la tabla de verdad analizando los estados de las entradas, A y B, cuando la salida F es igual a 1.
FIGURA 2-5: Circuito lgico del ejemplo.
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'/todo de "apa de 0arnaug12.2

El mapa de Karnaugh es una herramienta grfica que se usa para simplificar una ecuacin lgica, o para convertir una tabla de verdad a su circuito lgico correspondiente mediante un proceso simple y ordenado. CARACTERSTICAS: Se tienen mapas de Karnaugh para 2, 3, 4, 5 y hasta 6 variables. La simplificacin se hace por intermedio de agrupamientos. Los agrupamientos se hacen por cantidades de 2N. Las agrupaciones se aplican a los mintrminos (mi).
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MAPA DE KARNAUGH PARA DOS VARIABLES:
N 0 1 2 3
B 0 0 1 1
A 0 1 0 1
F BA BA BA BA
Mintrmino m0 m1 m2 m3
F A A
B m0 m1
B m2 m3
a) Tabla de verdad.
b) Mapa de Karnaugh para dos variables.
FIGURA 2-6: Tabla de verdad y mapa de karnaugh para dos variables.
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MAPA DE KARNAUGH PARA DOS VARIABLES: Ejemplos de agrupamiento:
F1 A A 1 B B 1 F2 A A B 1 1 B 1 1 F3 A A B 1 1 1 B
F4 A A
B 1
F5 A
B 1
B 1
F6 A A
B 1 1
B 1
FIGURA 2-7: Agrupamiento en mapas de Karnaugh de dos variables.

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MAPA DE KARNAUGH PARA TRES VARIABLES:
N 0 1 2 3 4 5 6 7
C 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1
A 0 1 0 1 0 1 0 1
F CBA CBA CBA CBA CBA CBA CBA CBA
Mintrmino m0 m1 m2 m3 m4 m5 m6 m7
F A A
CB m0 m1
CB M2 M3
CB m6 m7
CB m4 m5
b) Mapa de Karnaugh para tres variables.
a) Tabla de verdad.
FIGURA 2-8: Tabla de verdad y mapa de karnaugh para tres variables.
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MAPA DE KARNAUGH PARA TRES VARIABLES: Ejemplos de agrupamiento:
F1 A A 1 CB CB 1 CB 1 1 CB F2 A A CB 1 CB 1 CB 1 1 CB 1
F3 A A
CB
CB 1 1
CB 1 1
CB
F4 A A
CB 1 1
CB 1
CB
CB
FIGURA 2-9: Agrupamiento en mapas de Karnaugh de tres variables.

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MAPA DE KARNAUGH PARA CUATRO VARIABLES:
N 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 F DCBA DCBA DCBA DCBA DCBA DCBA DCBA DCBA DCBA DCBA DCBA DCBA DCBA DCBA DCBA DCBA Mintrmino m0 m1 m2 m3 m4 m5 m6 m7 m8 m9 m10 m11 m12 m13 m14 m15
F BA BA BA BA
DC m0 m1 m3 m2
DC m4 m5 m7 m6
DC m12 m13 m15 m14
DC m8 m9 m11 m10
b) Mapa de Karnaugh para cuatro variables.
a) Tabla de verdad.
FIGURA 2-10: Tabla de verdad y mapa de karnaugh para cuatro variables.

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MAPA DE KARNAUGH PARA CUATRO VARIABLES: F DC DC DC DC Ejemplos de agrupamiento:
1
F2 BA BA BA
DC
DC
DC
DC
BA BA BA BA
1 1 1 1 1 1
1 1
1 1 1 1
BA
FIGURA 2-11: Agrupamiento en mapas de Karnaugh de cuatro variables.

F3 BA BA BA BA DC 1 DC 1 1 1 1 DC 1 1 1 1 DC 1 F4 BA BA BA BA 1 1 1 1 1 DC DC DC DC
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MAPA DE KARNAUGH PARA CINCO VARIABLES:
F BA BA BA BA
EDC EDC EDC EDC EDC m0 m1 m3 m2 m4 m5 m7 m6 m12 m13 m15 m14 m8 m9 m11 m10 m24 m25 m27 m26
EDC m28 m29 m31 m30
EDC EDC m20 m21 m23 m22 m16 m17 m19 m18
FIGURA 2-12: Mapa de karnaugh para cinco variables.
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MAPA DE KARNAUGH PARA CINCO VARIABLES: Ejemplos de agrupamiento:
F1 BA BA BA BA EDC EDC EDC EDC EDC 1 1 1 1 1 1 1 EDC EDC EDC F2 BA BA BA BA EDC EDC EDC EDC EDC 1 1 1 1 1 1 1 1 1 1 1 1 1 EDC EDC EDC
FIGURA 2-13: Agrupamiento en mapas de Karnaugh de cinco variables.
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CONDICIONES DE NO IMPORTA: Algunos circuitos lgicos se pueden disear de manera que existen ciertas condiciones de entrada para las que no se especifiquen niveles de salida, por lo general debido a que estas condiciones de entrada nunca ocurrirn. En otras palabras, habr ciertas condiciones de niveles de entrada donde no importa si la salida es ALTA o BAJA. Las condiciones de no importan se representan por la letra X.
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CONDICIONES DE NO IMPORTA: Ejemplo: En la siguiente tabla de verdad, la salida F no esta especificada como 0 o 1 para las condiciones C, B, A = 0, 1, 1 y C, B, A = 1, 0, 0. En su lugar, para estas condiciones se muestra una X.
N 0 1 2 3 4 5 6 7 C 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 F 0 0 0 X X 1 1 1 F A A CB CB CB CB
FIGURA 2-14: Tabla de verdad y mapa de Karnaugh con condiciones no importa.

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Circuito %R y N%R e3clu i4o 2.5

CIRCUITO OR EXCLUSIVO: Este circuito produce una salida ALTA siempre que ambas entradas estn en niveles opuestos.
FIGURA 2-15: Circuito lgico OR EXCLUSIVO.
El circuito OR Exclusivo es un circuito diferenciador.

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CIRCUITO OR EXCLUSIVO: La expresin booleana para el circuito OR Exclusivo es: F = AB + AB
FIGURA 2-16: Smbolo y tabla de verdad de la compuerta lgica OR EXCLUSIVO.
Una forma abreviada de expresar la funcin de salida es: F=AB

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CIRCUITO NOR EXCLUSIVO: Este circuito produce una salida ALTA siempre que las dos entradas estn en el mismo nivel.
FIGURA 2-17: Circuito lgico NOR EXCLUSIVO.
El circuito NOR Exclusivo es un circuito comparador.

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CIRCUITO NOR EXCLUSIVO: La expresin booleana para el circuito OR Exclusivo es: F = AB + AB
FIGURA 2-18 : Smbolo y tabla de verdad de la compuerta lgica NOR EXCLUSIVO.
Una forma abreviada de expresar la funcin de salida es: F=AB=A B

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Generador y 4eri+icador de paridad2.6

Un bit de paridad es un dgito binario que indica si el nmero de bits con un valor de 1 en un conjunto de bits es par o impar. Los bits de paridad conforman el mtodo de deteccin de errores ms simple. Hay dos tipos de bits de paridad: bit de paridad par y bit de paridad impar. El bit de paridad par se pone a 1 si el nmero de unos en un conjunto de bits es impar, haciendo de esta forma que el nmero total de bits (datos+paridad) sea par. El bit de paridad impar se pone a 1 si el nmero de unos en un conjunto de bits es par, haciendo de esta forma que el nmero total de bits (datos+paridad) sea impar.
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GENERADOR DE PARIDAD PAR: En el mtodo de paridad par el valor del bit de paridad se elige siempre que el nmero total de unos en el grupo de cdigos (incluyendo el bit de paridad) sea un nmero par. Ejemplo: Suponga que el dato es 1000011. El caracter C en ASCII. El grupo de cdigo tiene tres unos, por lo tanto, se agregar un bit de paridad 1 para hacer que el nmero total de unos sea un nmero par. De esta manera, el nuevo grupo de cdigo, incluyendo al bit de paridad, se convierte en: 11000011
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GENERADOR DE PARIDAD PAR: En la figura se muestra un circuito generador de paridad par para cuatro bits.
FIGURA 2-19: Circuito lgico generador de paridad par para cuatro bits.
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VERIFICADOR DE PARIDAD PAR: Cuando el circuito receptor recibe le cdigo, verificar que contenga un nmero par de unos (incluyendo el bit de paridad). Si es as, el receptor asumir que el cdigo a sido recibido correctamente. Ejemplo: Supongamos que debido a algn ruido o disfuncin el receptor en realidad recibe el siguiente cdigo: 11000010 El receptor detectar que ste cdigo tiene un nmero impar de unos. Esto le dice que debe haber un error en el cdigo, ya que el transmisor y el receptor acordaron usar paridad par.
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VERIFICADOR DE PARIDAD PAR: Se muestra un circuito verificador de paridad par para cuatro bits.
FIGURA 2-20: Circuito lgico verificador de paridad par para cuatro bits.
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7777777777777777777777777777777777777777777777777777777777777777777777777
GRACIA&
Eri0 Ra8l Co4e-a Le!n Ing. Electr!nico y Teleco"unicacione eri0rcl91ot"ail.co"

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Circuito l!gico co"#inacionale 2

Ing. ElderCoveas Cruz Daz Ing.Bady Erik Ral Len

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)or"a de u"a de producto 2.*

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&i"pli+icaci!n de circuito l!gico 2.2

FIGURA 2-1: Simplificacin de un circuito lgico.

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FIGURA 2-2: Circuito lgico.

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FIGURA 2-3: Resultado de la simplificacin.

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Di e-o de circuito l!gico co"#inacionale 2..

Ing. ElderCoveas Cruz Daz Ing.Bady Erik Ral Len

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Di e-o de circuito l!gico co"#inacionale 2..

FIGURA 2-5: Circuito lgico del ejemplo.

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'/todo de "apa de 0arnaug12.2

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'/todo de "apa de 0arnaug12.2

b) Mapa de Karnaugh para dos variables.

FIGURA 2-6: Tabla de verdad y mapa de karnaugh para dos variables.

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'/todo de "apa de 0arnaug12.2

FIGURA 2-7: Agrupamiento en mapas de Karnaugh de dos variables.

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'/todo de "apa de 0arnaug12.2

F CBA CBA CBA CBA CBA CBA CBA CBA

b) Mapa de Karnaugh para tres variables.

FIGURA 2-8: Tabla de verdad y mapa de karnaugh para tres variables.

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'/todo de "apa de 0arnaug12.2

FIGURA 2-9: Agrupamiento en mapas de Karnaugh de tres variables.

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'/todo de "apa de 0arnaug12.2

DC m12 m13 m15 m14

b) Mapa de Karnaugh para cuatro variables.

FIGURA 2-10: Tabla de verdad y mapa de karnaugh para cuatro variables.

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FIGURA 2-11: Agrupamiento en mapas de Karnaugh de cuatro variables.

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'/todo de "apa de 0arnaug12.2

EDC m28 m29 m31 m30

FIGURA 2-12: Mapa de karnaugh para cinco variables.

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