INTRODUCCION

En el presente reporte se detallan las tcnicas y mtodos utilizados en la implementacin de un amplificador pequeas de seales. Como bien sabemos en las aplicaciones tecnolgicas es de mucha importancia la amplificacin de seales por medio de ciertos circuitos amplificadores, ya que permiten recibir una pequea amplitud de seal en la entrada y amplificar (propiamente dicho), o de dicho de otra manera, proporcionar cierta ganancia determinada por el diseador en la salida. Son muy tiles casi infaltables en los aparatos electrnicos, como la televisin, la radio, y en general en las telecomunicaciones. Es por esto que en esta prctica de laboratorio se ha llevado a cabo la implementacin de un circuito amplificador utilizando transistores JFET (Junction Field-Effect Transistor, en espaol transistor de unin de efecto de campo), especficamente el 2N4339, para obtener una ganancia de Gv= - 50 V/V para ello se han recolectado varias mediciones de IDSS y VGS(off) para determinar un valor conveniente de transconductancia gm para que el amplificador trabaje de una manera apropiada. Los clculos o tcnicas utilizadas para determinar estos parmetros se detallan en el presente reporte para generar una mayor comprensin del diseo utilizado. Cabe mencionar que la polarizacin de DC del circuito tambin es una parte muy importante del diseo, por lo tanto se mostrara el anlisis realizado para obtener un buen punto de polarizacin para el transistor,

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MARCO TEORICO
EL TRANSISTOR JFET. En los transistores bipolares, una pequea corriente de entrada (corriente de base) controla la corriente de salida (corriente de colector); en los casos de los FET, es un pequeo voltaje de entrada que controla la corriente de salida. La corriente que circula en la entrada es generalmente despreciable (menos de un pico amperio). Esto es una gran ventaja, cuando la seal proviene de un dispositivo tal como un micrfono de condensador o un transductor piezo elctrico, los cuales proporcionan corrientes insignificantes. Como se menciono anteriormente el transistor utilizado para elaborar el circuito de amplificacin es el JFET 2N4339, para entender mejor cmo funciona un JFET, a continuacin se presenta todos los detalles sobre este. El transistor de unin de efecto campo JFET (Junction Field Effect Transistor) est formado por una unin p+n o n+p. El lado ms dopado corresponde a la puerta, mientras que el menos dopado es el canal. Segn el tipo de dopado del canal, distinguiremos dos tipos de transistores JFET: de canal n y de canal p. La figura 1 representa esquemticamente la estructura de un transistor JFET de canal n. En la prctica, la estructura real de los transistores JFET difiere del esquema idealizado de la figura 1. Es habitual que haya dos zonas p+ o n+ cumpliendo el papel de puerta, que se polarizan a travs del mismo electrodo.

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El funcionamiento del JFET, en general, es el siguiente: En los extremos del canal se colocan dos electrodos (fuente y drenaje), de modo que al establecer una diferencia de potencial (VDS) entre ellos circular una corriente a travs del canal. Por otro lado, en la unin p-n constituida por la compuerta y el canal se formar una zona de vaciamiento. La anchura de esta zona de vaciamiento puede aumentarse al establecer una polarizacin inversa entre la puerta y el canal, (VGS) con lo cual la anchura efectiva del canal se reducir. Esta reduccin de la anchura del canal supone un aumento de su resistencia que resultar en una disminucin de la corriente que lo atraviesa. En definitiva, se consigue modular la corriente entre dos terminales (fuente y drenaje) mediante la aplicacin de una seal en un tercer terminal (compuerta). Debido a la aplicacin de una tensin VDS entre drenaje y fuente, se establecer un gradiente de potencial a lo largo del canal de modo que la anchura de la zona de vaciamiento entre la puerta y el canal no ser uniforme. Este fenmeno se discutir con ms detalle en las secciones siguientes. Obsrvese que en el razonamiento anterior se supone que la unin puerta-canal siempre est polarizada en inversa. Mantener esta condicin supondr unas limitaciones para las tensiones de alimentacin del transistor. Por otro lado, la intensidad que circula por la puerta es prcticamente nula, de tal forma que el JFET y, en general los transistores de efecto campo, presentan impedancias de entrada muy elevadas. La figura 2 muestra los smbolos y el convenio de signos habituales para la representacin de los transistores JFET de canal n y p.

Figura 2: Representacin convencional del JFET.

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COMPORTAMIENTO A GRAN SEAL DEL JFET. Para analizar el comportamiento del JFET utilizaremos un transistor de canal n, como el de la figura 1. Los resultados para el caso de canal p son totalmente anlogos. Se tomar como referencia la fuente y se aplicar una tensin VGS entre puerta y fuente y una tensin VDS entre drenaje y fuente. Para garantizar la polarizacin en inversa de la unin puertacanal es necesario que VGS sea negativa y VDS positiva. La corriente de drenaje ID estar dirigida del drenaje a la fuente y ser por tanto positiva. REGIN LINEAL. Consideremos primero la situacin en que VDS << VGS de modo que la anchura de la zona de vaciamiento depender esencialmente de VGS siendo el efecto de VDS despreciable. En estas circunstancias, y suponiendo la unin puerta-canal abrupta y unilateral, la anchura de la zona de vaciamiento ser uniforme a lo largo de todo el canal y vendr dada por:

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Siendo o el potencial de contacto de la unin. Adems, al ser una unin unilateral, puede asumirse que la zona de vaciamiento se extiende exclusivamente al canal, que es el lado menos dopado. Si d es la anchura total del canal, la anchura efectiva XW, vendr dada por:

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La resistencia del canal R vendr dada por:

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La intensidad ID a lo largo del canal ser simplemente:

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Siendo G0 la conductancia del canal si no hubiera zona de vaciamiento:

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A partir de la ecuacin (4) se deduce que, para una tensin VGS fija, el comportamiento del JFET es puramente resistivo, siempre y cuando se mantenga el nivel de VDS pequeo. Este modo de operacin corresponde a la zona lineal. La resistencia es mnima para VGS = 0 y aumenta a medida que VGS se hace ms negativa, hasta llegar a un punto en que se hara infinita para:

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Este valor VTO se denomina voltaje de umbral y corresponde al valor de la tensin de compuerta para el cual la zona de vaciamiento ocupa todo el canal impidiendo la conduccin. Para tensiones de puerta iguales o superiores en mdulo a la tensin umbral, la corriente de drenaje es nula y el dispositivo est en corte.

REGIN DE SATURACIN. Consideremos ahora el caso en que VDS es suficientemente alta como para afectar significativamente la anchura de la zona de vaciamiento. Siendo VDS positiva, esto supone que la tensin de polarizacin inversa en el drenaje es mayor que en la fuente y por tanto la zona de vaciamiento ser mayor, como se muestra en la figura 1.

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En general, habr un gradiente de potencial V(y) y supondremos que la anchura de la zona de vaciamiento vara lentamente desde la fuente hasta el drenaje y que se ver afectada nicamente por campos en la direccin x, pero no por campos entre drenaje y fuente a lo largo del eje y. Esta suposicin corresponde a la aproximacin de canal gradual. Ahora consideraremos un elemento del canal de anchura dy, con una diferencia de potencial dV(y). La corriente ID en ese elemento cumplir la siguiente relacin:

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Siendo ahora:

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Sustituyendo la expresin de W(y) en la ecuacin (7) e integrando:

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Para valores de VDS pequeos, la ecuacin 10 se reduce a la expresin lineal deducida anteriormente, (ecuacin 4). En la figura 3 se representa ID en funcin de VDS de acuerdo con la ecuacin 10.

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Se observa un mximo en la funcin para una tensin entre drenador y fuente VDSSAT dada por:

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Para este valor de la tensin entre drenaje y fuente, se producira el estrechamiento total del canal en el extremo del drenaje y la ecuacin 10 ya no sera vlida. El fenmeno que gobierna el comportamiento del JFET en esta regin no se conoce con total claridad. En algunos textos se argumenta que el canal no se estrecha completamente, sino que su anchura se aproxima a un valor mnimo lmite y que la conduccin se produce a travs de esa estrecha franja del canal. En otros libros se acepta el estrechamiento total y la formacin de una zona de vaciamiento que cerrara el canal.

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Sin embargo, existira un campo elctrico en esa zona que permitira que los portadores inyectados la atravesaran, permitiendo el paso de corriente. En cualquier caso, una vez alcanzado el valor VDS,SAT, cualquier aumento posterior de VDS se concentra en la zona de estrechamiento total o estrechamiento lmite y la corriente ID no sigue aumentando, sino que alcanza un valor mximo IDSAT. En esta situacin el transistor est en la regin de saturacin. En realidad, al seguir aumentando VDS, la zona de estrechamiento total aumenta su longitud, de modo que la resistencia del canal efectivo disminuye, resultando un ligero aumento de la corriente ID. Este efecto es anlogo al de acortamiento del canal del transistor MOSFET. La corriente de saturacin IDSAT se obtiene sustituyendo el valor VDSAT de la ecuacin 11 en la ecuacin 10:

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El valor mximo de IDSAT se obtiene para VGS = 0 y se denomina IDSS. La representacin de IDSAT/IDSS frente a VGS/VTO se denomina caracterstica de transferencia normalizada. La figura 4 muestra la caracterstica de transferencia obtenida a partir de la ecuacin 12. Existe una ley cuadrtica emprica, ms sencilla, que se ajusta con muy bien al comportamiento del JFET y que se utiliza en programas de simulacin. Esta expresin se representa tambin en la figura 4 junto a la caracterstica de transferencia:

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La figura 5 muestra las caractersticas de salida de un JFET. Laboratorio 1 Electrnica 2 Pgina 8

CIRCUITO DE POLARIZACIN DEL JFET USADO EN ESTA PRCTICA. Entendemos por circuito de polarizacin el conjunto de elementos (fuentes y resistencias) que se utilizan para situar un dispositivo en su punto de trabajo. De los posibles circuitos que existen para el JFET, vamos a considerar nicamente uno que involucra una nica fuente de alimentacin, por ser los que normalmente se utilizan.

Figura 6: Circuito de polarizacin del JFET, Laboratorio 1 Electrnica 2 Pgina 9

El circuito b de la figura 6 es equivalente al de la figura 7 con:

Figura 7: Circuito equivalente al del la figura 6.

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En el circuito de la figura 7 la tensin entre puerta y fuente VGS vendr dada por:

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El inters de este circuito reside en que es habitual querer polarizar un transistor con una corriente de drenaje ID determinada, pero con una cierta tolerancia. Vemoslo con ms detalle.

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Dado un modelo de transistor, existe una cierta dispersin para sus caractersticas. Si bien se habla de unas caractersticas tpicas, existen unos valores mximos y mnimos de los parmetros caractersticos. La figura 8 muestra un ejemplo de la caracterstica de transconductancia tpica de un transistor JFET, as como las caractersticas extremas, correspondientes a los valores mximos y mnimos de IDSS y VT0. Si escogemos un cierto transistor de ese modelo, su caracterstica de transconductancia se encontrar necesariamente contenida en la zona rayada de la grfica 8. Supongamos ahora que queremos establecer un circuito de polarizacin que garantice que la corriente de drenaje se mantendr entre unos valores mximo (IDMAX) y mnimo (IDMIN), independientemente del transistor concreto que se utilice dentro de un modelo determinado. Este problema se resuelve grficamente en la figura 9. Sea el punto A el cruce de la caracterstica extrema correspondiente a IDSSMAX y VT0MAX con la intensidad IDMAX y B el punto correspondiente al cruce entre la caracterstica extrema mnima e IDMIN. El circuito de polarizacin deber ser tal que el punto de operacin est contenido en la recta que une los puntos A y B.

Figura 8: ejemplo de dispersin de caractersticas de un JFET.

Figura 9: Determinacin grfica del circuito de polarizacin.

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La ecuacin de esta recta es precisamente:

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Estando RS determinada por la pendiente de la recta que pasa por A y B.

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Amplificador FET con ganancia de = 50 /

Para comenzar hay q tomar los datos de idss y de vp para los FET que nosotros utilizaremos, estos datos podemos tomarlos mediante los siguientes circuitos de la figura 1:

(a)

(b)

Figura 1. Circuitos para determinar: (a)Idss max y min y (b)vp max y min Luego de comenzar a disear nuestro amplificador hay q seleccionar nuestro valor mximo y mnimo de idss y de vp para ello se tabularon todos los datos tomados en el laboratorio: Numero de Idss [mA] muestra 1 1.220 2 1.024 3 1.255 4 0.629 5 0.626 6 1.250 7 1.030 8 1.270 Seleccionando los valores mximos y mnimos as: Mximo 1.27 -1.379 vo=vp [V] -1.34 -1.272 -1.339 -0.97 -0.915 -1.27 -1.4 -1.379

Idss [mA] vo=vp [V] Laboratorio 1 Electrnica 2

Mnimo 0.626 -0.915 Pgina 13

Ahora mediante una ayuda de octave podemos graficar las graficas que relacionan id y gm con las siguientes ecuaciones: = = = = ( ( ( ( ) ) ) )

Las cuales las hacemos que vari desde el valor mximo y mnimo hasta 0 para obtener un vector de datos para y graficarlos mostrando estos datos en la grafica mostrada en la figura 2.

Figura 2. Grafica para id y gm, valores mximos (color azul) y sus valores mnimos (color verde) Con estas graficas solamente tenemos q seleccionar una gm al que operara nuestro amplificador luego trazar una lnea horizontal para ver que valores de vgs mximos y mnimos se utilizaran y luego ver a que valores de corrientes id mximos y mnimos operara, esto se muestra en la grafica de la figura 3.

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Se seleccionan los valores de id mximos y mnimos segn la grafica de la figura 3 para evitar los cambios que podran haber en la ganancia del amplificador

Figura 3. Modo de seleccionar los valores de idmax e idmin junto con vgsmax y vgsmin Diseando nuestro circuito para una = y mximos y mnimos

Obtenemos nuestros siguientes valores de vgsmax = -0.63032 V vgsmin = -0.24629 V idmax = 0.37434 mA idmin = 0.33436 mA

con una Rs dada por la magnitud de la pendiente de la grafica en la figura 3. =| ( 0 |=| 0 0 ) ( 0 0 ) | Pgina 15

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= Diseando para una = 50 / =

= 50 Para este amplificador se necesita un Vgg que se obtiene a partir de la grafica pero que esta deducida una ecuacin a partir de la grafica de la figura 3 de modo que la interseccin de la extrapolacin de la lnea a la que esta relacionada la pendiente por la que determinamos Rs se interseca con el eje x en este caso la lnea de Vgs en donde la id se hace 0 a este punto le llamamos Vgg y esta dada por la ecuacion: = = = 5

Para obtener este Vgg se debe de hacer un divisor de voltaje as: S i seleccionamos una R2: = = ( = 0 00 ) /

Figura 4. Circuito amplificador con una ganancia = 50 / Laboratorio 1 Electrnica 2 Pgina 16

Y por lo tanto usando el osciloscopio en TINA obtenemos la simulacin del amplificador viendo as que se obtiene una Vo de 500mVp a una Vin de 100mVp dando una ganancia = 50 esto es observa en la figura 5 y 6 con una Vin de 0.1 Vp y una Vo de 5Vp.

Figura 5. Simulacin en el osciloscopio virtual en TINA a una Vin de 10mVp y una Vo de 500mVp, se observa una = 50

Figura 6. Resultado obtenido en el laboratorio a una Vin de 0.1Vp y una salida de Vout de 5Vp se observa una ganancia de = 50 /

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Seguidor de Fuente
Para disear el seguidor de fuente se nos hace un poco mas sencillo que el amplificador ya que ya tenemos las graficas de gm y de id para poder seleccionar una Rs adecuada. De la figura 3 Obtenemos los datos para una = /

Seleccionamos los datos de corrientes mximas y mnimas as como voltajes Vgs mximos y mnimos, y luego obtenemos la pendiente y la inversa de esta es nuestra Rs, as tal y como se obtuvo en nuestro amplificador, lo cual nos da una Rs de: = 0

Al seleccionar una = y la configuracin del seguidor de Fuente nos queda el circuito de la siguiente manera simulado en TINA, mostrado en la figura 7.

Figura 7. Seguidor de fuente

Con una simulacin en TINA obtenemos el siguiente resultado en la figura 8 y con la implementacin del circuito en el laboratorio se puede observar en la figura 9..

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Figura 8. Simulacin en TINA se obtiene una ganancia = 0

/ cercano a la unidad

Figura 9. Obtenida mediante la implementacin del circuito en el laboratorio con una ganancia de = 0 /

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CONCLUSIONES
Con la implementacin de nuestro circuito (amplificador FET) diseado a una ganancia = 50 se pudo observar q muchas veces la ganancia no se poda hacer llegar exactamente hasta adonde necesitbamos pero mediante una seleccin adecuada de los valores mximos y mnimos para los valores de idss y vp se solucionaron los problemas, el factor que determina la polarizacin de nuestro amplificador esta determinada mediante el valor de Vgg el cual se obtiene mediante las graficas de id y se saca cuando id es igual a cero y se saco una formula para esta, en el amplificador solamente pudimos obtener una impedancia de entrada de 90.12 K dato lo cual nos resulto de seleccionar una R2 fija de 100K la alimentacin es importante en el amplificador lo cual determina que rangos especficos de voltaje de entrada pueden establecerse en el amplificador los cuales no lleguen a la salida a un punto de saturacin donde el voltaje se recorte al voltaje de alimentacin, algo que se pudo notar es que el factor que determina nuestra ganancia es solamente el valor de Rd lo cual se puede ver y esta explicito en la formula de esta, el amplificador se pudo disear para una mayor ganancia algo por lo que no se selecciona una mayor ganancia fue que ya se tenan los elementos para disear el amplificador con una ganancia de 50. El Seguidor de Fuente esta diseado para obtener una ganancia especialmente de 1 algo por lo cual es til es que puede actuar como un buffer, los datos que obtuvimos para el amplificador se utilizaron tambin para el seguidor algo por lo cual da simplicidad a la hora de volver a disear en seguidor, la impedancia de entrada es igual a la Resistencia que va conectada en la compuerta algo por lo que se da esto es que en los FET se comportan como los MOSFET por lo cual esto no dio ninguna complejidad a la hora de los clculos, la ganancia de voltaje idealmente es de 1 pero a la hora de la simulacin no daba de 0.89 V/V y en la instrumentacin de 0.9 datos por lo cuales estn cercanos a los ideales y lo cual tiene una buena aceptacin.

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