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HDE: diseo con VHDL FSM: diseo con diagrama de estado (mquinas de estado sncronas) BDE: diseo con esquemtico Functional simulation: simulacin.
7 FullAdder
Clic con el botn derecho del mouse en Add new file > New > VHDL Source
7.2 Cdigo
En el archivo fulladder.vhd, escriba o pegue las ecuaciones lgicas del sumador completo:
7.3 Compilar
Clic botn derecho sobre el archivo fulladder.vhd y seleccionar Compile
8 Sumador de 4 bits
Clic con el botn derecho del mouse en Add new file > New > VHDL Source Nombre: adder4
8.2 Cdigo
En el archivo adder4.vhd, implemente el sumador de 4 bits. Se utilizar el fulladder como componente y se conectarn 4 fulladders en cascada usando la sintaxis estructural (port map).
9 Simulacin
Regrese a design flow y haga clic en las opciones de implementacin
Asigne b como un contador que se incrementa en uno cada 1600ns (es decir, cada 16 incrementos de a se incrementa 1 de b)
Observe cmo s = a+b en todo momento de la simulacin. Puede expandir cualquier seal tipo bus para ver sus componentes, haciendo click en el smbolo [+] al lado del nombre. Puede arrastrar seales arriba y abajo para ordenarlas apropiadamente:
Guarde el archivo simulacin, con un nombre especfico, para verificacin posterior por parte del profesor