R 86728

TEMA 3: Buses,
puer t os e i nt er f aces
Perifricos de Computadores 2
B
e
l
t
r
n
,

2
0
0
6
Cont eni dos
1. Introduccin.
2. Aspectos de diseo de buses.
3. J erarqua de buses.
4. Ejemplos de buses.
5. Puertos e interfaces.
6. Ejemplos de puertos e interfaces.
B
e
l
t
r
n
,

2
0
0
6
1. I nt r oducci n
Un bus es un medio de transmisin compartido
que permite comunicar dos o ms dispositivos.
o Ventajas:
Bajo coste: Comparticin de lneas.
Versatilidad: Facilidad de conexin de nuevos
dispositivos, creacin de estndares,
o Desventajas:
Posible cuello de botella.
Limitaciones en el ancho de banda.
B
e
l
t
r
n
,

2
0
0
6
1. I nt r oducci n
Slo un dispositivo puede controlar el estado de las lneas del bus en
cada momento. Si varios dispositivos transmiten informacin por el
mismo bus al mismo tiempo, las seales se solapan y se produce un
error de contencin.
Un bus se compone de diferentes conductores elctricos
denominados lneas.
Podemos encontrar diferentes tipos de lneas en un bus:
o Segn su funcin: Lneas de datos, lneas de direcciones o lneas
de control.
o Segn su uso: Lneas dedicadas o lneas multiplexadas.
o Segn sus caractersticas elctricas: Lneas unidireccionales o
bidireccionales, con un nico transmisor o con varios
transmisores, ...
B
e
l
t
r
n
,

2
0
0
6
1. I nt r oducci n
El ancho de banda de un bus (cantidad de
informacin que puede transmitir por unidad de
tiempo) est determinado por:
o Frecuencia de operacin.
o Nmero de transferencias por ciclo.
o Ancho de datos.
Y suele verse limitado por:
o Longitud.
o Nmero de dispositivos conectados.
o Ruido.
o Disipacin de calor.
B
e
l
t
r
n
,

2
0
0
6
1. I nt r oducci n
Normalmente se distinguen dos tipos de buses:
o Buses de E/S:
Largos.
Conectan multitud de dispositivos con gran
variedad de velocidades.
Casi siempre siguen un estndar.
o Bus del sistema/bus de memoria:
Cortos
Slo conectan dos dispositivos entre s
Casi siempre son propietarios.
B
e
l
t
r
n
,

2
0
0
6
1. I nt r oducci n
Dentro del computador estos buses suelen
organizarse en una jerarqua.
Aunque su finalidad es muy diferente, en los
ltimos aos las tcnicas diseo y de
optimizacin de rendimiento se han
generalizado y se utilizan indistintamente con lo
dos tipos de buses.
B
e
l
t
r
n
,

2
0
0
6
2. Aspect os de di seo
Pr ot ocol os de si ncr oni zaci n
La funcin de estos protocolos es:
o Sincronizar los elementos implicados en una transferencia
de informacin.
o Determinar el comienzo y el final de la transferencia.
Podemos distinguir cuatro tipos principales de
protocolos:
1. Sncronos
2. Asncronos
3. Semisncronos
4. De ciclo partido
B
e
l
t
r
n
,

2
0
0
6
1. Protocolos sncronos
Las transferencias estn gobernadas por una
nica seal de reloj compartida por todos los
dispositivos.
Cada transferencia se realiza en un nmero fijo
de periodos de reloj.
Las ventajas de estos protocolos son dos: son
muy simples y slo se necesita una seal de
reloj.
B
e
l
t
r
n
,

2
0
0
6
Las desventajas son las siguientes:
o Tenemos que adaptar la frecuencia del reloj al
dispositivo ms lento que est conectado al bus.
o No tenemos ningn tipo de confirmacin sobre la
recepcin de la informacin en el otro extremo de
la transferencia.
o La distribucin de una seal de reloj a todos los
dispositivos limita la longitud del bus.
B
e
l
t
r
n
,

2
0
0
6
B
e
l
t
r
n
,

2
0
0
6
2. Protocolos asncronos
No existe seal de reloj.
Los dispositivos implicados en la transferencia se
sincronizan intercambiando seales de control.
Se suelen utilizan dos seales de control:
o Master SYNC
o Slave SYNC
B
e
l
t
r
n
,

2
0
0
6
B
e
l
t
r
n
,

2
0
0
6
Las ventajas de estos tipos de protocolos son:
o La conexin de dispositivos de diferentes velocidades es muy
fcil
o Los dispositivos conectados al bus no limitan la frecuencia
del reloj
o Siempre tenemos confirmacin de la recepcin de
informacin
En cuanto a las desventajas, a igualdad de velocidades en
los dispositivos conectados, estos protocolos son menos
eficientes que los sncronos debido al intercambio de
seales de control.
B
e
l
t
r
n
,

2
0
0
6
3. Protocolos semisncronos
Son protocolos que combinan las ideas de los dos tipos
anteriores.
Para dispositivos rpidos se comportan como un
protocolo sncrono y para dispositivos lentos se
comportan como uno asncrono.
Hay una nica seal de reloj y cada transferencia dura un
nmero fijo de periodos de reloj.
Si a un dispositivo lento no le da tiempo a realizar la
transferencia a lo largo de este ciclo, puede activar la
seal WAIT. El master esperar a que el dispositivo
termine y desactiva esta seal.
B
e
l
t
r
n
,

2
0
0
6
B
e
l
t
r
n
,

2
0
0
6
4. Protocolos de ciclo partido
Mejoran el rendimiento del bus en las operaciones de
lectura.
Estas operaciones se dividen en dos:
o Primero el master enva al slave la direccin de lectura y
deja el bus libre
o Cuando el slave est listo, inicia un ciclo de bus y enva el
dato al master
Con estos protocolos la lgica se complica porque el
slave debe ser capaz de actuar como master.
B
e
l
t
r
n
,

2
0
0
6
B
e
l
t
r
n
,

2
0
0
6
La funcin de estos protocolos es garantizar el acceso al
bus sin conflictos cuando existen varios dispositivos que
pueden actuar como masters.
o Si slo hay un master, no es necesario el arbitraje.
Existen dos tipos de protocolos:
1. Centralizados: Cuando hay un master principal,
denominado rbitro, que controla el acceso al bus
2. Distribuidos: Cuando el control de acceso al bus se
lleva a cabo entre todos los posibles masters de manera
cooperativa
Pr ot ocol os de ar bi t r aj e
B
e
l
t
r
n
,

2
0
0
6
1. Protocolo en estrella (centralizado)
Cada master se conecta al rbitro mediante dos
lneas individuales:
o BUS REQUEST (REQ): Lnea de peticin del bus
o BUS GRANT (GNT): Lnea de concesin del bus
B
e
l
t
r
n
,

2
0
0
6
Si hay varias peticiones de bus al mismo tiempo, el
rbitro puede aplicar distintos tipos de algoritmos de
decisin: FIFO, prioridad fija, prioridad rotatoria,...
Estos algoritmos de arbitraje son muy simples y hay
pocos retardos de propagacin en las seales.
Pero se necesitan un gran nmero de lneas para el
arbitraje (dos por cada posible master) y tenemos
limitado el nmero de posibles masters por el
nmero mximo de lneas de arbitraje que podamos
utilizar.
B
e
l
t
r
n
,

2
0
0
6
2. Protocolo dasisy-chain de 2 hilos
(centralizado)
Tenemos dos lneas de arbitraje comunes:
B
e
l
t
r
n
,

2
0
0
6
El master que quiere el control del bus activa
REQ. El resto de masters propagan esta seal
hasta el rbitro.
El rbitro activa GRANT.
o Si un master recibe GRANT y no ha pedido el
bus, la propaga al siguiente master.
o Si un master recibe GRANT y tena una peticin
de bus pendiente, toma el control del bus
Las prioridades se establecen por el orden de
conexin en la cadena de masters.
B
e
l
t
r
n
,

2
0
0
6
Si un master solicita el bus y le es concedido,
puede ocurrir que otro master que est ms
prximo al rbitro en la cadena solicite el bus y
al ver GRANT activada crea que puede tomar el
control del bus.
Para evitar estos errores en el arbitraje, la seal
de GRANT debe funcionar por flanco y no por
nivel. Un master slo toma el control del bus
cuando detecta el flanco de subida de la seal
de concesin.
B
e
l
t
r
n
,

2
0
0
6
3. Protocolo de 3 hilos (centralizado)
Tenemos tres lneas de arbitraje:
o BUS BUSY (BSY): Lnea de bus ocupado
B
e
l
t
r
n
,

2
0
0
6
La lnea BSY se activa siempre que un master tiene el
control del bus.
Un master solicita el control del bus activando REQ.
El rbitro activa GRANT cuando hay una peticin y el
bus no est ocupado (BSY sin activar).
La Propagacin de GRANT es como en el protocolo de 2
hilos.
Un master toma el control del bus si tiene una peticin
pendiente, la lnea BSY est inactiva y si detecta el
flanco de subida de GRANT.
B
e
l
t
r
n
,

2
0
0
6
4. Protocolo de 4 hilos (centralizado)
Tenemos cuatro lneas de arbitraje:
o BUS BUSY (BSY): Lnea de bus ocupado
o BUS ACKNOWLEDGE (ACK): Lnea de confirmacin
B
e
l
t
r
n
,

2
0
0
6
El funcionamiento de este protocolo es como el de tres
hilos. La diferencia est en que se puede solapar la
transferencia del ciclo actual con el arbitraje del ciclo
siguiente.
Esto se hace con la seal ACK. Si un master solicita el
bus y recibe GRANT pero el bus est ocupado, activa
ACK como seal de queda a la espera de que el bus
quede libre para tomar el control. Mientras ACK est
activa, el rbitro queda inhibido y no puede activar
GRANT.
B
e
l
t
r
n
,

2
0
0
6
Por ejemplo:
B
e
l
t
r
n
,

2
0
0
6
5. Protocolo de lneas de identificacin
(distribuido)
Cada master tiene una lnea de identificacin
que activa si quiere tomar el control del bus.
B
e
l
t
r
n
,

2
0
0
6
Cada lnea de identificacin tiene asignada una
prioridad, de manera que si varios masters activan
sus lneas simultneamente, gana el de mayor
prioridad.
Un master que quiera tomar el control del bus
deber activar su lnea y comprobar el estado de
las dems.
El problema de este protocolo es que tenemos
limitado el nmero de posibles masters por el
nmero de lneas de arbitraje que podamos utilizar.
B
e
l
t
r
n
,

2
0
0
6
6. Protocolo de cdigos de identificacin
(distribuido)
Cada master tiene un cdigo de identificacin de n bits
(nmero mximo de posibles masters 2
n
) que vuelca en
las lneas si quiere tomar el control del bus.
B
e
l
t
r
n
,

2
0
0
6
Un master que quiera tomar el control del
bus deber escribir su cdigo en las n lneas
de arbitraje y comprobar el estado de las
dems.
Si compiten varios masters por el bus, gana
el de mayor cdigo de identificacin.
B
e
l
t
r
n
,

2
0
0
6
2. Aspect os de Di seo
Tr ansf er enci a de dat os
Lneas dedicadas o compartidas.
o Separacin fsica entre lneas de control, datos y
direccionamiento.
o Lneas equivalentes y multiplexadas en el tiempo.
Granularidad de la transferencia.
o Nmero de palabras por transferencia.
Direccionalidad.
o Unidireccional.
o Full-duplex (bidireccional).
B
e
l
t
r
n
,

2
0
0
6
Ancho de dat os
El ancho de datos de un bus viene determinado por el
nmero de lneas de datos que incorpora.
o Siempre hay seales de control o direccionamiento que no
se utilizan para la transferencia de informacin.
Este ancho est limitado por las interferencias que se
producen entre unas lneas y otras, especialmente a
frecuencias de operacin altas.
Por este motivo se tiende a la utilizacin de buses con un
ancho cada vez menor y que utilicen sealizacin
diferencial.
Dos lneas de datos por cada bit de informacin.
B
e
l
t
r
n
,

2
0
0
6
Tcni cas de opt i mi zaci n espec f i cas
Realizacin de varias transferencias por ciclo
o En la actualidad muchos buses realizan ms de una
transferencia por ciclo de reloj.
Aprovechando los flancos de subida y de bajada, o
combinando varias seales de reloj desfasadas.
Casi siempre se realiza un nmero de transferencias que sea
potencia de dos: 2, 4, 8,
Protocolos de comunicacin de alto rendimiento
o Para evitar la sealizacin de control, se pueden utilizar
protocolos de comunicaciones dentro del computador,
codificando la informacin de control junto con los datos.
Ya no se distingue entre diferentes tipos de lneas en el bus.
B
e
l
t
r
n
,

2
0
0
6
3. J er ar qu a de buses
Si en un computador actual conectramos todos los
dispositivos a un mismo bus, tendramos dos problemas:
o Disminucin el rendimiento global del sistema:
El bus debe ser largo y esto aumenta los retardos de
propagacin de las seales.
El bus se convierte en el cuello de botella del sistema porque
los dispositivos tendrn que esperar largos tiempos para
transmitir.
Hay que adaptarse a la velocidad de los dispositivos ms
lentos.
o Incompatibilidad de los distintos dispositivos con el bus
(cada fabricante disea sus propios buses e interfases
optimizados para la funcin que tengan que cumplir).
B
e
l
t
r
n
,

2
0
0
6
La solucin a todos estos problemas es utilizar una
jerarqua de buses en lugar de un nico bus.
B
e
l
t
r
n
,

2
0
0
6
Bus del sistema:
o Bus rpido y corto.
o Propietario (no estandarizado), para estar optimizado para
una arquitectura especfica.
o Se conecta un nmero fijo de dispositivos de prestaciones
conocidas.
Buses de expansin:
o Buses ms largos y lentos.
o Abiertos (estandarizados).
o Accesibles por el usuario.
o Se conecta un nmero indeterminado de dispositivos de
prestaciones desconocidas y muy diferentes entre s.
B
e
l
t
r
n
,

2
0
0
6
Las ventajas de este tipo de jerarqua son las siguientes:
o El bus del sistema permite que la conexin entre el
procesador y el mundo exterior est optimizada para su
arquitectura especfica.
o Distintos componentes del sistema pueden comunicarse
entre s sin interferirse unos con otros.
o No es necesario adaptarse al dispositivo ms lento, de
hecho se distinguen en la jerarqua una zona rpida y
una lenta.
o El bus de expansin reduce notablemente el trfico en el
bus del sistema. Se elimina el problema de
incompatibilidad con los buses: los buses de expansin
suelen ser estndares.
B
e
l
t
r
n
,

2
0
0
6
Para mejorar todava ms la eficiencia del sistema,
se puede utilizar una jerarqua con ms de un bus
de expansin.
As se separan los dispositivos perifricos segn
sus velocidades.
Un dispositivo rpido tiene la misma probabilidad
de acceder al bus del sistema que todos los
dispositivos lentos conjuntamente
B
e
l
t
r
n
,

2
0
0
6
B
e
l
t
r
n
,

2
0
0
6
4. Ej empl os
PCI y AGP
Claros ejemplos de los buses tradicionales.
PCI: Peripheral Component Interconnect Bus (1993).
Bus de expansin diseado para los ix86 y Pentium.
o Actualmente se encuentra en todos los computadores
personales aunque ya est en fase de extincin.
Soporta hasta 10 perifricos de alta velocidad.
Multiplexacin de las lneas de datos y direcciones:
o Bus de datos de 32 bits en la versin 2.0 y de 64
bits en la versin 2.1.
o Bus de direcciones de 32 bits.
B
e
l
t
r
n
,

2
0
0
6
4. Ej empl os
PCI y AGP
Funciona a 33 MHz (versin 2.0) o a 66 MHz (versin 2.1).
La velocidad de transferencia mxima es de 132 MB/s o de 528
MB/s.
Tipos de protocolos:
o Protocolo de arbitraje: Centralizado en estrella.
o Protocolo de sincronizacin: Semisncrono, con dos
modos de transferencia
Modo rfaga: Se transfiere una nica palabra (de 1, 2, 3 4
bytes) a una direccin de memoria o de E/S.
Modo bloque: Se transfiere un bloque de datos desde/hacia
posiciones de memoria consecutivas (especificando la
posicin inicial).
B
e
l
t
r
n
,

2
0
0
6
4. Ej empl os
PCI y AGP
AGP: Accelerated Graphics Port (1997).
Basado en el diseo del PCI: 66 MHz y 32 lneas de
datos.
Conectado directamente al bus del sistema.
Un nico slot en la placa base.
Optimizado para grficos:
o Lneas dedicadas de direcciones y datos.
o Pipeline para atender las transferencias de
informacin.
B
e
l
t
r
n
,

2
0
0
6
4. Ej empl os
PCI y AGP
Permite que el procesador grfico comparta la memoria
principal con el procesador.
Aumenta el ancho de banda haciendo varias
transferencias de informacin por ciclo de reloj:
o AGP 2x: Dos transferencias por ciclo de reloj (508 MB/s).
o AGP 4x : Cuatro transferencias por ciclo de reloj (1 GB/s).
o AGP 8x: Ocho transferencias por ciclo de reloj (2.1 GB/s).
No tiene que compartir ancho de banda con otros
perifricos, conecta exclusivamente a la tarjeta grfica
con el bus del sistema. Los perifricos que utilizan PCI
tambin se ven beneficiados por este aislamiento de la
tarjeta grfica.
B
e
l
t
r
n
,

2
0
0
6
4. Ej empl os
PCI - Expr ess
Tecnologa de conexin punto a punto que
permite la mnima latencia .
o Basada en un switch que acta como controlador
de todos los dispositivos que utilizan PCI-Express.
Este switch se encarga de la gestin de paquetes de
informacin.
Ancho de bus de 1, 2, 4, 8, 12 16 bits, con un
canal para cada direccin y sealizacin
diferencial.
o Por lo tanto, hay cuatro lneas para cada bit, dos en
cada direccin.
B
e
l
t
r
n
,

2
0
0
6
Lane: Conjunto de 4
lneas, dos en un sentido y
dos en el contrario
Link: Enlace con PCI
Express. Puede ser x1, x2,
x4, x8, x12 x16 segn el
nmero de lanes que lo
compongan
4. Ej empl os
PCI - Expr ess
B
e
l
t
r
n
,

2
0
0
6
Los dispositivos PCI-
Express negocian con el
switch cuntos canales o
lanes podrn utilizar para
sus comunicaciones.
4. Ej empl os
PCI - Expr ess
B
e
l
t
r
n
,

2
0
0
6
El protocolo que utiliza
PCI-Express es sncrono,
codificando la seal de reloj
junto con los datos.
Se transmiten 10 bits de
informacin por cada 8 de
datos.
4. Ej empl os
PCI - Expr ess
B
e
l
t
r
n
,

2
0
0
6
BUS COMPARTIDO BASADO EN SWITCH
BASADO EN SWITCH Y EN PAQUETES
4. Ej empl os
PCI - Expr ess
B
e
l
t
r
n
,

2
0
0
6
Se soportan cuatro tipos bsicos de transaccin: memoria,
E/S, configuracin y mensajes (interrupciones MSI).
En todos los casos los paquetes utilizados son similares:
4. Ej empl os
PCI - Expr ess
B
e
l
t
r
n
,

2
0
0
6
Tecnologa de conexin punto a punto que
permite la mnima latencia.
Ancho de bus de 2, 4, 8, 16 32 bits, con un
canal para cada direccin y sealizacin
diferencial.
o Por lo tanto, hay cuatro lneas para cada bit, dos
en cada direccin.
Slo hay lneas de datos.
o Protocolo de comunicacin sncrono basado en
paquetes mltiplo de 4 bytes.
4. Ej empl os
Hi per t r anspor t e
B
e
l
t
r
n
,

2
0
0
6
2. Buses
Ej empl os
B
e
l
t
r
n
,

2
0
0
6
4. Ej empl os
Diferencias entre Hipertransporte y PCI-
Express
o El primero est pensado como un estndar
general de comunicaciones que se puede
utilizar fuera de un computador, mientras
que el segundo es un bus interno.
o El primero se puede utilizar como bus del
sistema o como bus de memoria, mientras
que el segundo todava no. De momento se
limita a la conexin de dispositivos de E/S.
B
e
l
t
r
n
,

2
0
0
6
2. Buses
Ej empl os
o Formato de los
paquetes, ya que el
protocolo utilizado por
Hipertransporte es
mucho ms eficiente.
B
e
l
t
r
n
,

2
0
0
6
5. Puer t os e i nt er f aces
Un puerto es una unidad fsica que permite la conexin
entre un perifrico y el computador.
Siempre debe tener asignados dos tipos de recursos:
o Direccin: Necesaria para que la CPU pueda referenciar
al puerto.
o Lnea de peticin de interrupcin (IRQ): Esta lnea se
utiliza para avisar al procesador de que debe atender al
perifrico
Adems llevan asociados interfaces de propsito
general, que permiten la conexin de gran variedad de
perifricos
B
e
l
t
r
n
,

2
0
0
6
Un interfaz es una unidad Hw/Sw que permite
conectar un perifrico a la CPU.
Las funciones ms importantes de un interfaz son:
o Interpretar las rdenes que recibe de la CPU y
transmitirlas al perifrico
o Controlar las transferencias de datos entre la CPU y el
perifrico (convertir formatos, adaptar velocidades,..).
o Informar a la CPU del estado del perifrico.
Los interfaces tambin se denominan controladores,
interfases o tarjetas de E/S.
B
e
l
t
r
n
,

2
0
0
6
INTERFAZ
Registro de datos
Registro de control
Registro de estado
Lgica de
E/S
CPU
DISPOSITIVO E/S
B
e
l
t
r
n
,

2
0
0
6
En una primera aproximacin, los puertos y los
interfaces del computador se pueden clasificar en
funcin del tipo de transmisin de informacin que
permitan:
o Serie
Puerto serie: Interfaz RS-232.
Puerto/interfaz USB.
Puerto FireWire: Interfaz IEEE 1394.
o Paralela
Puerto paralelo: Interfaz Centronics IEEE 1284.
B
e
l
t
r
n
,

2
0
0
6
Las limitaciones impuestas por los puertos
serie y paralelo tradicionales afectan a los
siguientes factores:
o Velocidad de transmisin.
o Nmero de dispositivos que pueden conectarse
al computador.
o Flexibilidad.
o Simplicidad de configuracin.
Estos problemas se resuelven con los nuevos
interfaces como USB y FireWire.
B
e
l
t
r
n
,

2
0
0
6
Por qu se estn imponiendo los interfaces
serie para la conexin de perifricos?
o Porque la limitacin de la longitud de los cables
es menor, no hay problemas de skew.
o Porque al llevar menos cableado, son ms
baratos.
o Porque no hay tantos problemas de
interferencia y ruido al aumentar la frecuencia
de trabajo.
B
e
l
t
r
n
,

2
0
0
6
Los PCs tienen entre uno y cuatro puertos de E/S
serie que permiten la transmisin de informacin bit a
bit.
Estos puertos suelen denominarse COM1, COM2,
Se trata de un puerto muy flexible que permite la
conexin de multitud de perifricos, aunque los ms
usuales con los ratones y los mdems.
El puerto serie de un PC utiliza E/S serie asncrona,
segn el interfaz RS-232.
6. Ej empl os de puer t os e
i nt er f aces
Puer t o ser i e
B
e
l
t
r
n
,

2
0
0
6
Con E/S serie asncrona el emisor y el receptor
utilizan diferentes seales de reloj.
Para que los dos extremos se sincronicen, se
incluyen bits de inicio y de parada al principio y al
final de la transmisin de cada carcter.
Esto hace que la velocidad mxima sea del orden de
Kb/s.
Para simplificar el proceso de enviar los bits uno a
uno, existen circuitos integrados especficos que
alivian de esta carga a la CPU. Suelen denominarse
UART (Universal Asynchronous Receiver Tranmitter.
i nt er f aces
Puer t o ser i e
B
e
l
t
r
n
,

2
0
0
6
0 0 0 0 1 1 1 1 1 1
1 SDU
Bit de
Inicio
Bits de
Datos
Bit de
Paridad
Bit de
Parada
La UART genera lo que se llama SDU (Serial Data
Unit), que consiste en: un bit de inicio (Start), los bits de
datos, un bit de paridad para deteccin de errores y
como mnimo un bit de parada (Stop).
i nt er f aces
Puer t o ser i e
B
e
l
t
r
n
,

2
0
0
6
Los PCs tienen entre uno y cuatro puertos de E/S
paralela que permiten la transmisin de informacin de
byte en byte (8 bits en paralelo)
Suelen denominarse LPT1, LPT2,
Se trata de un puerto dedicado casi en exclusiva a la
conexin de impresoras clsicas mediante el interfaz
Centronics.
La velocidad mxima que se consigue est en torno a
los 10 kB/s.
i nt er f aces
Puer t o par al el o
B
e
l
t
r
n
,

2
0
0
6
Para ampliar en lo posible las funciones del puerto
paralelo, se cre un nuevo interfaz, el IEEE 1284,
que incluye al Centronics pero incluye multitud de
mejoras.
Define cinco modos de operacin diferentes:
o Compatible: Centronics original, comunicacin
unidireccional de 8 bits.
o 4-bits: Comunicacin bidireccional pero utilizando
lneas unidireccionales, por eso se pueden comunicar
slo 4 bits en paralelo.
i nt er f aces
B
e
l
t
r
n
,

2
0
0
6
o 8-bits: Entrada de ocho bits al computador
utilizando lneas de datos bidireccionales.
o ECP: Como el anterior pero con protocolos de
comunicacin mucho ms sofisticados que
permiten DMA. Supera los 2 MB/s, adecuado
para scaners y CD-ROMs.
o EPP: Como ECP pero sin DMA. Permite
comunicaciones interactivas con controladores de
red, CD-ROMs,... Desarrollado por HP y
Microsoft, es el modo ms potente y ms flexible.
i nt er f aces
B
e
l
t
r
n
,

2
0
0
6
Este interfaz serie, en su versin 1.1, permite dos tasas
de transferencia diferentes: 1.5 Mb/s para dispositivos
lentos y 12 Mb/s para dispositivos que exigen mayor
ancho de banda.
El computador identifica automticamente el dispositivo
que se conecta mientras opera (en caliente) y lo
configura sin tener que instalar drivers.
Los perifricos de pequeo consumo reciben la
alimentacin por el bus y no necesitan enchufarse a la
red elctrica.
i nt er f aces
USB
B
e
l
t
r
n
,

2
0
0
6
Cada puerto soporta la conexin de hasta 127
dispositivos, que pueden ser de muy diferentes
caractersticas.
La conexin de 127 dispositivos a un nico
puerto puede hacerse de dos maneras:
o Topologa en lnea, encadenando los dispositivos
(daisy-chain). Un nico dispositivo de conecta al
computador y los dems se conectan unos a
otros. Se utiliza muy poco.
o Topologa en estrella piramidal, mediante la
utilizacin de hubs o concentradores.
i nt er f aces
USB
B
e
l
t
r
n
,

2
0
0
6
PC
Perifrico
Perifrico
Perifrico
Perifrico
Perifrico
Hub 3
Hub 2
Hub 1
Hub 4
Perifrico
i nt er f aces
USB
B
e
l
t
r
n
,

2
0
0
6
La versin 2.20 es totalmente compatible con USB 1.1,
por lo que utiliza los mismos cables y conectores.
Puede trabajar a tres velocidades, las dos de USB 1.1 y
una ms: 480 Mb/s.
Este ancho de banda permite la conexin de perifricos
de nueva generacin, como cmaras para vdeo-
conferencias, impresoras y scaners de alto rendimiento y
unidades de almacenamiento externo rpidas.
i nt er f aces
USB
B
e
l
t
r
n
,

2
0
0
6
Este interfaz serie es muy similar a USB, aunque
permite un ancho de banda mayor.
Por este motivo suele utilizarse para la conexin de
dispositivos de almacenamiento externos y de vdeo,
audio, edicin,
Al igual que USB, FireWire permite alimentar a los
dispositivos de bajo consumo y la conexin en
caliente.
Pero el conector que utiliza es diferente, en este
interfaz proviene de los conectores de las GameBoy
de Nintendo.
i nt er f aces
Fi r eWi r e
B
e
l
t
r
n
,

2
0
0
6
Se pueden conectar hasta 63 dispositivos en daisy-
chain a un mismo puerto.
Con la versin 1394a, se permiten tres velocidades
para estos dispositivos: 100, 200 y 400 Mbps.
La nueva versin, 1394b, llega actualmente hasta los
800 Mbps.
Y como permite la utilizacin de conexiones de fibra
ptica, en el futuro se llegar a los 3200 Mbps.
i nt er f aces
Fi r eWi r e
B
e
l
t
r
n
,

2
0
0
6
La principal innovacin que introduce este interfaz es
que las conexiones son peer-to-peer, al contrario que
el en caso de USB, que siguen siempre un modelo
cliente-servidor.
Por lo tanto, no es necesario el host (PC) para realizar
la conexin de dos dispositivos.
Esto es una gran ventaja en muchas aplicaciones, por
ejemplo, la conexin directa de una cmara
fotogrfica a una impresora.
i nt er f aces
Fi r eWi r e
B
e
l
t
r
n
,

2
0
0
6
Diferencias entre USB y FireWire:
o Con FireWire se pueden obtener anchos de banda mucho
mayores que con USB.
o Adems, este interfaz permite conectar dispositivos sin la
necesidad de que haya un PC.
o Pero se pueden conectar menos dispositivos a un mismo
puerto.
o Y para dispositivos con las mismas prestaciones, los que
utilizan FireWire siempre con ms caros que los que
utilizan USB.
o Adems, USB ha recibido el apoyo de Intel y de Microsoft
y est mucho ms extendido.
i nt er f aces

R 86728

Uploaded by

Document Information

Original Title

Copyright

Available Formats

Share this document

Share or Embed Document

Sharing Options

Did you find this document useful?

Is this content inappropriate?

Copyright:

Available Formats

R 86728

Uploaded by

Copyright:

Available Formats

TEMA 3: Buses,

You might also like