GUA DE ACTIVIDADES

Temticas revisadas: Unidad II. Flip-Flops y diseo de Mquinas de Estado

Esta actividad se compone de varias fases y una sola entrega del documento final en formato
.pdf. El grupo colaborativo debe entregar un nico documento - informe donde se da solucin
a la propuesta planteada junto con la simulacin y el montaje fsico del circuito. No se aceptan
trabajos independientes.



Los participantes deben fijar las reglas de funcionamiento del equipo de trabajo, cuidando la
planificacin del tiempo disponible hasta la entrega del trabajo colaborativo de acuerdo a la
agenda del curso, determinando los diferentes pasos que hay que tener en cuenta para
completar la actividad y los tiempos estimados para cada uno. Cada estudiante revisar los
contenidos de la segunda unidad para dar solucin a la propuesta que a continuacin se
plantea y posteriormente, con el equipo de trabajo se construir un documento sobre la
solucin a la problemtica planteada, resultado de cada uno de los aportes individuales
sustentados y mejorados con las contrapropuestas que se den en la discusin del grupo
colaborativo.


El trabajo inicial consiste en proponer una solucin individual y completa al problema
planteado y compartir esta solucin en el foro de trabajo colaborativo bajo el tema de
produccin intelectual. A partir de cada uno de los trabajos individuales se debe construir un
trabajo nico final, bien sea eligiendo un diseo de los propuestos o construyendo uno nuevo
que integre los aportes que consideren adecuados. Este ltimo trabajo ser el trabajo
colaborativo final del grupo y el que ser calificado por el tutor.



Los comentarios deben llevar una argumentacin vlida y de ser necesario estar enmarcados
en otros documentos debidamente referenciados. Estas participaciones en el foro deben
construir un aporte significativo para dar solucin a la propuesta planteada. (Consultar normas
APA).



Las inquietudes que se puedan presentar durante el desarrollo de la actividad, se pueden
hacer a travs del foro en el tema preguntas al tutor, es all donde se da solucin y respuesta
oportuna a las diferentes inquietudes de los participantes del curso.




Fase 1. Descripcin del Problema.



Una vez estudiados los contenidos de la unidad II y apoyados en los documentos de las
referencias bibliogrficas, el equipo de trabajo debe disear un circuito secuencial que permita
en un display de siete segmentos la secuencia de diez nmeros de manera cclica.



1 5 3 7 9 2 6 4 8 0

Caractersticas Del Flip Flop Jk


Como puede verse en el smbolo del flip-flop J-K, este posee dos salidas complementarias Q
y Q al igual que el flip-flop R-S. Las caractersticas del flip-flop J-K son las siguientes:

(1) Cuando J=1 y K=1, al ir la entrada de la terminal de reloj C (clock) de 1 a 0 nada
ocurre y el flip-flop J-K retiene el estado que posea anteriormente.
(2) Cuando J=1 y K=0, al ir la entrada C de 1 a 0 el flip-flop J-K tomar el estado Q=1
independientemente del estado en el que se encontraba anteriormente.
(3) Cuando J=0 y K=1, al ir la entrada C de 1 a 0 el flip-flop J-K tomar el estado Q=0
independientemente del estado en el que se encontraba anteriormente.
(4) Cuando J=0 y K=0, al ir la entrada C de 1 a 0 el flip-flop J-K tomar un estado opuesto
a aqul en el cual se encontraba anteriormente. Esto quiere decir que si antes de la
transicin en la terminal C de 1 a 0 el flip-flop J-K se encontraba en el estado Q=1,
entonces tomar el estado Q=0 despus de la transicin. Asimismo, si se encontraba
en el estado Q=0 antes de la transicin, entonces tomar el estado Q=1 despus de la
transicin.

Durante el proceso de diseo se conoce por lo general la transicin del presente estado al
siguiente y se desea encontrar las condiciones de entrada del flip-flop que encuentre la
transicin requerida. Por esta razn, se necesita una tabla que liste las entradas necesarias
para un cambio de estado dado.









Q3 Q2 Q1 Q0 SALIDA
0 0 0 1 1
0 1 0 1 5
0 0 1 1 3
0 1 1 1 7
1 0 0 1 9
0 0 1 0 2
0 1 1 0 6
0 1 0 0 4
1 0 0 0 8
0 0 0 0 0










Qn Qn+1 J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
TABLAD DE ESTADOS FLIP FLOP JK
Qt j K Qt+1
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0
Tabla caracterstica del FLIP FLOP J-K
Q3 Q2 Q1 Q0 Q3 Q2 Q1 Q0 J3 K3 J2 K2 J1 K1 J0 K0
0 0 0 1 0 1 0 1 0 X 1 X 0 X X 0
0 1 0 1 0 0 1 1 0 X X 1 1 X X 0
0 0 1 1 0 1 1 1 0 X 1 X X 0 X 0
0 1 1 1 1 0 0 1 1 X X 1 X 1 X 0
1 0 0 1 0 0 1 0 X 1 0 X 1 X X 1
0 0 1 0 0 1 1 0 0 X 1 X X 0 0 X
0 1 1 0 0 1 0 0 0 X X 0 X 1 0 X
0 1 0 0 1 0 0 0 1 X X 1 0 X 0 X
1 0 0 0 0 0 0 0 X 1 0 X 0 X 0 X
0 0 0 0 0 0 0 1 0 X 0 X 0 X 1 X
estado presente Q(t) estado futuro Q(t+1) entrada de cada flip flop
TABLA DE EXCITACIN

0 3 1 0
0 3 2 1
J Q Q Q
K Q Q Q

1 3 2 1 0 3 2 0
1 3 2
J Q Q Q Q Q Q Q
K Q Q

2 3 0 3 1
2 3 1 3 0
J Q Q Q Q
K Q Q Q Q




3 3 2 1 0 3 2 1 0
3 2 1
J Q Q Q Q Q Q Q Q
K Q Q

0,0 0,1 1,1 1,0 0,0 0,1 1,1 1,0
0,0 1 X X 0,0 X X
0,1 X X 0,1 X X
1,1 1,1
1,0 X 1,0 X 1
K0
Q1,Q0
Q3, Q2
Q1,Q0
Q3, Q2
J0
3 1 0 Q Q Q 3 2 1 Q Q Q
0,0 0,1 1,1 1,0 0,0 0,1 1,1 1,0
0,0 X X 0,0 X X
0,1 1 X X 0,1 X X 1 1
1,1 1,1
1,0 1 1,0 X X
J1 K1
Q1,Q0 Q1,Q0
Q3, Q2 Q3, Q2
Q3Q2'Q1'Q0+Q3'Q2Q0 Q3'Q2
0,0 0,1 1,1 1,0 0,0 0,1 1,1 1,0
0,0 1 1 1 0,0 X X X X
0,1 X X X X 0,1 1 1 1
1,1 1,1
1,0 1,0 X X X
Q3, Q2 Q3, Q2
Q3'Q0+Q3'Q1 Q3'Q1'+Q3'Q0
J2 K2
Q1,Q0 Q1,Q0
0,0 0,1 1,1 1,0 0,0 0,1 1,1 1,0
0,0 0,0 X X X X
0,1 1 1 0,1 X X X X
1,1 1,1
1,0 X X 1,0 1 1
Q3, Q2 Q3, Q2
J3 K3
Q1,Q0 Q1,Q0


Fase 2. Verificacin.





El equipo de trabajo debe realizar todo el proceso o pasos necesarios para la realizacin del
circuito, recuerde que se debe hacer dos videos, uno para la simulacin en Proteus y otro para
el circuito fsico funcionando de manera que la secuencia se pueda apreciar en el display siete
segmentos. La secuencia debe observarse cada dos (2) segundos, para lo cual, el informe
debe incluir los clculos de temporizacin del circuito 555.



Como parte del trabajo colaborativo final se puede ir al CEAD donde se est matriculado para
el montaje del circuito en el laboratorio y verificacin de su funcionamiento, la simulacin del
sistema diseado se puede realizar en cualquier programa de simulacin, se recomienda
Proteus. Igualmente para la verificacin de funcionamiento del sistema propuesto se debe
realizar el diseo del mismo en VHDL, para el diseo se debe realizar en primera medida un
diagrama de flujo del sistema. A continuacin se debe realizar el programa en un simulador de
VHDL, no importa cul sea la herramienta seleccionada, se puede utilizar la herramienta
disponible a su alcance y realizar la simulacin del sistema haciendo uso del VHDL elegido.



Para las opciones de simulacin es necesario realizar dos videos, el primero es un video
explicativo haciendo uso de la herramienta CamStudio en donde se exponga claramente cmo
funciona el circuito del sistema. El segundo video se refiere al montaje fsico del circuito
funcionando (montaje en protoboard), se puede realizar desde su telfono celular o cmara de
video, donde se evidencie el correcto funcionamiento del sistema, no puede ser mayor a 45
segundos. Los videos se deben subir a una pgina gestora de videos como YouTube para
evidenciar su funcionamiento, adems se debe incluir en el trabajo final la direccin o links de
los dos videos.