UNIVERSIDAD NACIONAL DE

SAN AGUSTN

TTULO DEL TRABAJO:
CPLD
(Complex Programmable Logic Device)
INTEGRANTES:
- Escalante Quispe, Leonardo Rommel
- Huillca Velsquez, Carlos Benjamin
- Maldonado Tito, Kevin Alexis
PRCTICA: ELECTRNICA DIGITAL
Horario: Viernes 14:00 a 16:00
INTRODUCCIN
Un CPLD (del acrnimo ingls Complex Programmable Logic Device) es un
dispositivo electrnico que extiende el concepto de un PLD (del acrnimo ingls
Programmable Logic Device) a un mayor nivel de integracin ya que permite
implementar sistemas ms eficaces, porque utilizan menos espacio, mejoran la
fiabilidad del diseo, y reducen costos.
Un CPLD se forma con mltiples bloques lgicos, cada uno similar a un PLD. Los
bloques lgicos se comunican entre s utilizando una matriz programable de
interconexiones, lo cual hace ms eficiente el uso del silicio, conduciendo a una
mejor eficiencia a menor costo.
Un CPLD es un chip que puede emular el comportamiento de miles de puertas
lgicas interconectadas entre s y junto con algunos bits de estado, registros o flip-
flops y cuenta con bastantes pines de entrada y salida, de forma que puedes
implementar un circuito combinacional con algo de memoria (estados) bastante
complejo (de ah la C de complex) Adems es reprogramable, de forma que se
puede configurar una y otra vez la funcin que emula el chip.
Los CPLD son la evolucin de lo que fueron los PLD, circuitos con el mismo
funcionamiento pero ms simples.
Los CPLD llevan ya bastantes aos entre nosotros, pero no por ello se han
quedado obsoletos. Sin embargo, ms recientemente aparecieron las FPGA. Una
FPGA tiene cientos de pines en contraposicin a las pocas decenas hasta el
centenar que puede tener un CPLD.
Centrndonos en los CPLD, contienen una matriz programable que configura la
funcin que desempea el chip. Esta matriz recibe por entradas los valores
elctricos de los pins y los valores anteriores del estado. Segn esa entrada se
generan los valores de la funcin para los pines de salida y los nuevos valores de
los bits de estado, y as sucesivamente, sincronizado todo por un reloj que puede
llegar a los 200 MHz.
Los CPLD se programan desde el ordenador pero hace falta un dispositivo
programador compatible JTAG.


OBJETIVOS
- Aprender sobre los dispositivos lgicos programables CPLD.
- Aprender sobre sus ventajas desventajas y aplicaciones.
- Manejar el conocimiento terico del CPLD.
- Conocer el principio de funcionamiento del CPLD.
- Conocer la estructura de una CPLD.
- Conocer el diseo de un CPLD.
- Conocer los fabricantes de un CPLD.
- Conocer la construccin de un CPLD.









CPLD

Historia

Los Dispositivos Lgicos Programables (PLDs) fueron introducidos a mediados de
los 70s. La idea era construir circuitos lgicos combinacionales que fueran
programables. Al contrario de los microcontroladores, que pueden correr un
programa y poseen un hardware fijo los PLDs permiten la modificacin a nivel de
hardware. En otras palabras, un PLD es un chip multi propsito cuyo hardware se
puede re configurar para realizar tareas particulares.
El primer PLD fue llamado PAL (Programmable Array Logic). Los PAL solo utilizan
compuertas lgicas (sin Flip-Flops), por lo que solo permiten la implementacin de
circuitos combinacionales. Para superar esta limitacin luego fueron creados los
registered PLDs los cuales incluyen Flip-Flops en cada salida del circuito. Con
estos dispositivos es posible implementar funciones secuenciales simples.
A comienzos de los 80s, se fueron agregando circuitos lgicos adicionales a las
salidas de los PLDs. La nueva celda de salida, llamada Macrocell, contiene (a
parte de Flip-Flops) puertas lgicas y multiplexores. La celda en si es
programable, permitiendo varios modos de operacin. Adicionalmente provee una
seal de retorno o feedback desde la salida del cricuito al arreglo programable, lo
que le da una mayor flexibilidad. Esta nueva estructura fue llamada generic PAL
(GAL).
Todos estos chips (PAL, PLA, registered PLD, GAL/PALCE) son conocidos en
conjunto como SPLDs (Simple PLDs). La GAL/PALCE es la nica que aun se
fabrica en chips independientes.
Luego de esto se fabricaron chips con muchas GAL en su interior utilizando una
arquitectura mucho ms sofisticada, mejor tecnologa y muchas otras
caractersticas adicionales como soporte para JTAG. Estas estructuras son
conocidas como CPLD (Complex PLD). Los CPLD son bastante populares por su
alta densidad de puertas, alto performance y bajo costo.
Finalmente a mediados de los 80s fueron introducidas las FPGA, las cuales
difieren de los CPLD en su arquitectura, tecnologa y costos. Estos dispositivos
fueron creados principalmente para la implementacin de circuitos de alto
rendimiento.
Todos los PLDs son no voltiles. Pueden ser OTP (one time programmable) en
cuyo caso son utilizados fusibles o anti fusibles o pueden ser re programables, con
EEPROM o memoria FLASH. Las FPGAs por otro lado son la mayora voltiles
puesto que utilizan SRAM para almacenar las conexiones en estos casos
generalmente se utiliza un ROM externa para almacenar la configuracin inicial al
momento del encendido.

Principio de funcionamiento de un CPLD


Es un dispositivo electrnico que extiende el concepto de un PLD (del acrnimo
ingls Programmable Logic Device) ya que permite implementar sistemas ms
eficaces, porque utilizan menos espacio, mejoran la fiabilidad del diseo, y
reducen costos.
Un CPLD se forma con mltiples bloques lgicos, cada uno similar a un PLD. Los
bloques lgicos se comunican entre s utilizando una matriz programable de
interconexiones, lo cual hace ms eficiente el uso del silicio, conduciendo a una
mejor eficiencia a menor costo.

Matriz de Interconexiones Programables


La mayora de los CPLDs usan una de dos configuraciones para esta matriz:
interconexin mediante bloques o interconexin mediante multiplexores.
El primero se basa en una matriz de filas y columnas con una celda programable
de conexin en cada interseccin. Al igual que en las GAL esta celda puede ser
activada para conectar/desconectar la correspondiente fila y columna. Esta
configuracin permite una total interconexin entre las entradas y salidas del
dispositivo o bloques lgicos. Sin embargo, estas ventajas provocan que
disminuya el rendimiento del dispositivo, adems de aumentar el consumo de
energa y el tamao del componente.
En la interconexin mediante multiplexores, existe un multiplexor por cada entrada
al bloque lgico. Las vas de interconexin programables son conectadas a las
entradas de un nmero de multiplexores por cada bloque lgico. Las lneas de
seleccin de estos multiplexores son programadas para permitir que sea
seleccionada nicamente una va de la matriz de interconexin por cada
multiplexor la cual se propagara a hacia el bloque lgico. Cabe mencionar que no
todas las vas son conectadas a las entradas de cada multiplexor. La rutabilidad se
incrementa usando multiplexores de mayor tamao, permitiendo que cualquier
combinacin de seales de la matriz de interconexin pueda ser enlazada hacia
cualquier bloque lgico. Sin embargo, el uso de grandes multiplexores incrementa
el tamao de dispositivo y reduce su eficiencia.

Bloques Lgicos

Cada bloque de compuertas AND y OR en forma de suma de productos, una
configuracin para la distribucin de estas sumas de productos, y macroceldas. El
tamao del bloque lgico es una medida de la capacidad del CPLD, ya que de
esto depende el tamao de la funcin booleana que pueda ser implementada
dentro del bloque. Los bloques lgicos usualmente tienen de 4 a 20 macroceldas.

Macroceldas

Estas tambin estn provistas con registros, control de polaridad, y buffers para
salidas en alta impedancia. Por lo general un CPLD tiene macroceldas de
entrada/salida, macroceldas de entrada y macroceldas internas u ocultas (buried
macrocells), en tanto que un 22v10 tiene solamente macroceldas de
entrada/salida. Una macrocelda interna es similar a una macrocelda de
entrada/salida, slo que esta no puede ser conectada directamente a un pin de
salida. La salida de una macrocelda interna va directamente a la matriz de
interconexin programable.

Celda de Entrada / Salida

La funcin de una celda de entrada/salida es permitir el paso de una seal hacia
dentro o hacia el exterior del dispositivo. Dependiendo del fabricante y de la
arquitectura del CPLD estas celdas pueden o no ser consideradas parte del
bloque lgico.


Estructura de un CPLD



Posee una configuracin de memoria no-volatil , desarrollo de compuertas de
grande densidades .A modo general un CPLD es como si se tuviera varios PLD,
tipo PAL, dentro de un slo chip. el tamao ms grande los CPLD permite
implementar ecuaciones lgicas o diseos ms complicados. la programacin de
estos dispositivos es generalmente en lenguajes de descripcin de hardware , por
ejemplo, VHDL o Verilog.

Matriz de Suma de Puntos
Se relacionan con un mayor nmero de interconexin de secciones de compuertas
programables, tales secciones pueden ser otros PLD, es decir el CPLD puede
contener similares PLD de baja densidad, "PAL", interconectados entre s, en un
solo chip.



Fig3
La estructura principal son los bloques de matriz lgicos (LAB) o bloques de
Funcin (Funtion Block), que se comunican en un bus interno con la matriz de
Interconexin Programable (PIA)
Un CPLD comprende mltiples bloques en un nico chip con recursos de cableado
interno para conectar los bloques. Cada bloque es similar a una PLA o PAL, por lo
que en el esquema
de la Fig3 mostrada nos referimos a cada block como PAL like block




Fig4
En la Fig 4 se observa un ejemplo interconexionado

El PAL-like block incluye 3 MACROCELLS (CPLD reales tienen cerca de 16
MACROCELLS en una PAL-like block), consistente en una compuerta ORde 4
entradas (real de 5 a 20 entradas) . Cada salida de la compuerta ORse conecta a
una entrada XOR. La MACROCELL incluye FF, Mux y Buffer de salida con tercer
estado. Los cables de interconexin (interconexin wires) contienen llaves
programables que se utilizan para la conexin de los PAL-like blocks. El tamao
de las CPLD va de 2 a 100 PAL-like block





DISEO DE UN CPLD
Un diseo esquemtico define la funcionalidad de un circuito lgico utilizando uno
o ms archivos esquemticas , cada uno de los cuales contiene componentes de
una biblioteca suministrada por Xilinx , tales como puertas , flip- flops y bloques de
construccin funciones similares a 74xx dispositivos TTL . Esquemas tambin
pueden contener smbolos " personalizados " para el que se define la
funcionalidad del uso de mdulos de comportamiento (similar a los dispositivos
PAL ).

la siguiente figura resume el flujo de diseo .


Actualmente , los paquetes de software Viewlogic , Mentor y cadencia son
directamente con el apoyo de la biblioteca Xilinx CPLD y una interfaz para CPLD
entrada de diseo y simulacin. Xilinx tambin proporciona la Fundacin sistema
de desarrollo . Otras interfaces compatibles y bibliotecas CPLD pueden estar
disponibles a partir de sus fabricantes.
Resumen de flujo de diseo
El Gerente de Diseo / Flow Engine toma EDIF netlist , XNF o PLD archivos de su
herramienta de diseo y les cabe en los dispositivos de Xilinx . Usted puede
seleccionar un dispositivo especfico o dejar que el jefe de diseo , seleccione un
dispositivo para que , sobre la base de la solucin ms econmica que satisfaga la
funcional y parmetros de temporizacin del diseo.
Informes generados
Por defecto, el instalador produce los siguientes archivos de salida significativos:

Informe de montaje ( design_name.rpt ) - Resumen listas e informacin detallada
acerca de la lgica y de E / S de los recursos pin utilizado por el diseo,
incluyendo la asignacin de patillas, de error y mensajes de advertencia , y las
ecuaciones booleanas que representan la lgica implementada .
Esttico informe de distribucin ( design_name.tim ) - muestra un informe de
resumen de tiempos en el peor de los casos para todos los caminos en el diseo ;
opcionalmente incluye una lista completa de todos los retrasos en cada camino
individual en el diseo.
Archivo de Gua ( design_name.gyd ) - contiene toda la informacin resultante
pinout requerido para reproducir el pinout actual si no se especifica la opcin "
pinfreeze " durante la siguiente invocacin del comando CPLD para el mismo
nombre de diseo . (El archivo Gua es
escrito slo despus de haber superado el instalador . )
El archivo de programacin ( design_name.jed para XC9000 ) - es un
JEDECformatted
( 9k ) Archivo de programacin a - cargado en el dispositivo CPLD .
Base de datos de simulacin de distribucin ( design_name.nga ) - una base de
datos binario que representa la lgica implementada en el diseo, incluyendo
todos los retrasos , que consta de Xilinx primitivas modelo de simulacin (
simprims ) . El jefe de diseo contiene un navegador de informe para el examen
de los informes seleccionados.

. Si ya ha ejecutado el instalador, el Informe Browser contiene el Informe de
montaje y el Informe de Traduccin, y , si ha seleccionado las opciones de
simulacin de tiempo , sino que tambin contiene informes de simulacin . Para
acceder al Informe Browser desde el Administrador de Diseo : Utilidades
Informe navegador despus de que aparezca Informe de navegador , para leer
ninguno de los informes , simplemente haga doble clic en el icono de informe
correspondiente.
Timing Simulation
El jefe de diseo produce opcionalmente datos de simulacin de tiempo al
implementar su diseo, y produce ya sea un EDIF , VHDL o Verilog HDL netlist
formateados para su simulador tiene procedimientos similares.
Diseo Esquemtico Ejemplo de flujo
En esta seccin se ejecuta a travs de todo el proceso de diseo esquemtico , de
la creacin de un diseo de programacin y simulacin del diseo . El siguiente
diseo independiente del dispositivo , un contador Johnson de 4 bits , se utiliza
como un ejemplo :

Figura2 Ejemplo 4-Bit Contador Johnson Diseo

Figura 3 Ejemplo Viewlogic Simulacin Funcional Resultados

Configuracin de la herramienta de entrada de diseo
Muchas herramientas de entrada de diseo tienen una instalacin de gestin de
proyecto que se puede utilizar para crear un directorio de trabajo para el diseo y
para seleccionar las bibliotecas de componentes de proveedores a utilizar en su
diseo.
WorkView Gerente de Proyectos Oficina
1 . Acceda a la Gerente de Proyecto Viewlogic al seleccionar el Proyecto Icono del
Administrador en el grupo de iconos WorkView Office. Crear un nuevo proyecto
denominado jcount . Archivo Nuevo
2 . Seleccione un directorio y un nombre a la nueva jcount proyecto.
3 . Llame a las bibliotecas que necesita para crear su diseo. Proyecto
Bibliotecas ...
4 . La Biblioteca del Orden cuadro de dilogo . Utilice esta herramienta para aadir
la biblioteca XC9000 , adems de la orden interna y simprims bibliotecas .
5 . Presione la tecla de Navegacin para seleccionar los directorios y la tecla
Aadir para aadir
bibliotecas . Por ejemplo , busque va_de_instalacin / ViewLog / data/xc9000
(para dispositivos de destino XC9500 ) donde va_de_instalacin es el directorio
raz donde el software de Xilinx se instal . Luego haga clic en Agregar y las
bibliotecas xc9000 se aadirn a la lista. Cuando usted tiene todas las bibliotecas
que necesita para el proyecto, haga clic en Aceptar.

Viewlogic en estaciones de trabajo
1 . Para crear un directorio de trabajo para su diseo en Viewlogic de Powerview ,
utilice el comando Crear Proyecto .
2 . Configurar la herramienta de diseo de entrada para acceder a la biblioteca de
componentes de Xilinx CPLD de esquemas que se desarrollan en el proyecto que
acaba de crear . En Powerview , utilice el comando Orden de bsqueda de
proyectos para abrir una ventana de dilogo que enumera las bibliotecas
configuradas. En la primera lnea de la biblioteca disponible , introduzca la ruta del
directorio donde se ha instalado la biblioteca CPLD Viewlogic en su sistema. Por
ejemplo, introduzca va_de_instalacin / ViewLog / data / xc9000 (por XC9500
dispositivos de destino ), donde va_de_instalacin es el directorio raz donde se
ha instalado el paquete de software Xilinx . En la columna " Biblioteca ", introduzca
XC9000 , que tambin se conoce como alias biblioteca. En la columna Tipo,
seleccione Megafile ( formato de slo lectura comprimido).
3. Si usted no est utilizando el gestor de proyectos Viewlogic , usted puede hacer
una copia del archivo viewdraw.ini en el directorio del proyecto ( copiado del
directorio estndar Viewlogic ) y aadir una de las siguientes lneas al final del
archivo : DIR [m ] installation_path/viewlog/data/xc9000 ( xc9000 ) donde
va_de_instalacin es el directorio raz donde se ha instalado el paquete de
software Xilinx .
4 . Si va a simular usando Viewsim , tambin hay que incluir las " simprims " Xilinx
y Viewlogic " orden interna " de la biblioteca en la ventana Orden de bsqueda o el
archivo viewdraw.ini .
DIR [m ] va_de_instalacin / ViewLog / data / simprims ( simprims )
DIR [m ] va_de_instalacin / ViewLog / data / orden interna ( incorporado)
Mentor
5. Activar el Design Manager Mentor de la siguiente manera : pld_dmgr
6. Seleccione el icono Herramientas. A continuacin, vaya al grupo de programas
Herramientas y seleccione pld_da ( Diseo Arquitecto ) . Gua de introduccin a
Esquemtico Diseo Esquemtico Diseo CPLD 1-7 Dibujo del Diseo
7. Invoque la herramienta de dibujo esquemtico y dibujar el diseo .
Si est utilizando WorkView Office o Powerview , invocar la herramienta
ViewDraw .
Si est utilizando Mentor Graphics debe invocar pld_da ( Diseo Arquitecto ) .
8. Si usted prefiere usar el esquema completo se muestra en la figura " Ejemplo 4
bits Contador Johnson" como un diseo de la muestra , copie el archivo
esquemtica jcount desde el directorio de ejemplos del software Xilinx .
Para Viewlogic , copiar todos los archivos y subdirectorios bajo el directorio \
ViewLog \ tutorial \ directorio va_de_instalacin jcount en su directorio local (el
archivo de esquema se jcount.1 bajo el subdirectorio sch ) .
Para Mentor seleccionar el icono Buscar Comp en el arquitecto de diseo y
busque va_de_instalacin \ mentora \ tutorial \ jcount , a continuacin, seleccione
jcount . Al dibujar un esquema que representa un dispositivo CPLD, o cualquier
sub - hoja en un diseo CPLD, usted no debe usar cualquier smbolo de cualquier
otra biblioteca de la biblioteca Xilinx XC9000 . Por ejemplo , tenga cuidado de no
utilizar smbolos de la biblioteca de orden interna Viewlogic . Es posible , sin
embargo , crear sus propios smbolos personalizados que representan sub- hojas (
esquemas jerrquicos) o mdulos de comportamiento , tal como se describe en el
captulo " Tcnicas de entrada Diseo". Es importante que usted etiqueta de las
redes que representan a los pins de entrada / salida de los dispositivos en su
diseo. Estas son las redes de conexin entre el IPAD y IBUF smbolos y entre
OBUF y orelleno smbolos. Estos nombres aparecen en los informes ms aptos
como sus nombres de los pines y se utilizan como los nombres de las seales de
alto nivel durante la sincronizacin de simulacin , despus de la implementacin
del diseo.
9. Guarde su esquema cuando haya terminado. El comando Write Viewdraw
realiza comprobaciones regla esquemtica y escribe un archivo " wirelist " en el
directorio wir ( wir/jcount.1 ) . Realizar Simulacin Funcional ( Opcional) Xilinx
bibliotecas de captura de esquemas contienen modelos de simulacin permiten
llevar a cabo la simulacin funcional directamente de su esquema Gua
esquemtica Diseo CPLD Xilinx Sistema de Desarrollo de 1-8 . En la mayora de
las bibliotecas , los modelos para todos los smbolos registrados contienen una
seal global llamada PRLD que , cuando es pulsado en alto, inicializa todos los flip
-flops en el interior del modelo del smbolo. Recuerde a pulso la seal PRLD alto y
conducir a todos sus seales de entrada de nivel superior ( alfileres) a niveles
lgicos vlidos antes de la publicacin de sus vectores de simulacin. Viewlogic Si
utiliza Viewlogic , Xilinx proporciona un archivo de mandatos Viewsim para el
diseo jcount que se puede encontrar en va_de_instalacin / ViewLog / tutorial /
jcount / jcount.cmd .

FABRICANTES DE CPLD

-ALTERA
Altera Corporation es un fabricante lder de dispositivos lgicos programables.
Altera es uno de los pioneros de la lgica programable, siguiendo lderes notables
anteriores como Signetics y MMI en la introduccin de PLDs. Altera desarrolla
algunas caractersticas que estn orientadas hacia capacidad de sistemas en
chips programables (SOPC). Algunos de los ejemplos ms recientes incluyen
memoria embebida, procesadores embebidos, ytransceptores de alta velocidad. El
xito en lanzamientos de productos de 130nm y 90nm son buenos casos de
estudio. Los procesadores soft-core Nios II y Nios de Altera y los dispositivos
HardCopy II y HardCopy estn extendiendo el alcance de Altera en el mercado, y
coloca a esta empresa en el mundo de los procesadores embebidos
y ASICs estructuradas respectivamente. Entre sus principales competidores
estn: Xilinx, Lattice Semiconductor, Actel, Quicklogic y Atmel.
Altera ofrece tambin el software Quartus II, dirigido al diseo y simulacin de
circuitos lgicos. Aunque su software soporta
extensivamente VHDL y Verilog como principales lenguajes, Altera es el
desarrollador de lenguaje de descripcin de hardwareconocido como AHDL.
Familia de dispositivos:
CPLDs
MAX 3000A: EPM3032A, EPM3064A, EPM3128A, EPM3256A, EPM3512A
MAX 7000: EPM7032B, EPM7064B, EPM7128B, EPM7256B, EPM7512B
MAX II: EPM240, EPM570, EPM1270, EPM2210
-ATMEL
Atmel es una compaa de semiconductores, fundada en 1984. Su lnea de
productos incluye microcontroladores (incluyendo derivados del 8051, el
AT91SAM basados en ARM, y sus arquitecturas propias AVR y AVR32),
dispositivos de radiofrecuencia, memorias EEPROM y Flash, ASICs, WiMAX, y
muchas otras. Tambin tiene capacidad de ofrecer soluciones del tipo system on
chip (SoC).
Atmel sirve a los mercados de la electrnica de consumo, comunicaciones,
computadores, redes, electrnica industrial, equipos mdicos, automotriz,
aeroespacial y militar. Es una industria lder en sistemas seguros, especialmente
en el mercado de las tarjetas seguras.
Atmel posee cinco fbricas de semiconductores:
Fab5 en Colorado Springs, USA Fab7 en Rousset, Francia Fab9 en North
Tyneside, Inglaterra Una fbrica en Heilbronn, Alemania Una fbrica en Grenoble,
Francia
Entre sus principales competidores se encuentra STMicroelectronics, Texas
Instruments, Freescale, Analog Devices y Microchip Technology.
-CYPRESS SEMICONDUCTOR
Son similares a los dispositivos AMD y Lattice en muchas maneras; el Cypress
CPLD, llamado FLASH370, esta basado en tecnologa FLASH EEPROM, y ofrece
un desempeo en el retardo de velocidad de 8.5 a 15 ns de pin a pin, la
desventaja es que no es programable en el sistema.
-XILINX
Xilinx es la mayor empresa en investigacin y desarrollo de chips conocidos
como field-programmable gate arrays (FPGAs).
En general existen 3 grandes tipos de dispositivos electrnicos: de memoria,
procesadores y de lgica.
Los dispositivos de memoria almacenan informacin aleatoria (archivos, hojas de
clculo...);
Los procesadores ejecutan instrucciones de software para ejecutar una gran
variedad de tareas (ejecutar un programa de proceso de datos o un videojuego)
Los dispositivos de lgica proveen funciones especficas (comunicacin entre
dispositivos y el resto de funciones que un sistema debe ejecutar). A su vez,
existen 2 tipos de categoras de dispositivos lgicos: los fijos y los programables.
Xilinx esta en el negocio de los dispositivos de lgica programable.
Xilinx desarrolla FPGAs y CPLDs que son usados en numerosas aplicaciones,
como telecomunicaciones, automocin, productos de consumo, industria militar y
otros campos. Las familias de dispositivos de Xilinx son: lgica de
pegamento (CoolRunner y CoolRunner II), bajo coste (Spartan) y alto rendimiento
(Virtex).
Las familias Virtex-II Pro, Virtex-4 y Virtex-5 son particularmente interesantes para
los diseadores de System on a chip (SoC) porque pueden incluir dos ncleos
del IBM PowerPC405.
Xilinx tambin crea ncleos IP (IP Cores) en lenguajes HDL para permitir a los
diseadores reducir los tiempos de desarrollo. Estos ncleos van desde funciones
simples comocontadores a sistemas complejos como microcontroladores, un
ejemplo de esto ltimo es el microprocesador Microblaze.
-AMD
Ofrece una familia de CPLD con 5 sub-familias llamadas Mach 1 a Mach 5. Cada
dispositivo Macth, contiene bloques con mltiplos PAL; Match 1 Y 2 consiste en el
modelo 22V16PALs, Match 3 y 4 consiste en el modelo 34V16PALs y el Match 5
ofrece modelos parecidos a los anteriores pero con mayor desempeo en
velocidad. Todos los Match estn basados en tecnologa EEPROM. El rango de
capacidad lgica estn cercas de 2000 a 5000 compuertas.
-LATTICE SEMICONDUCTOR
Lattice ofrece un completo rango de CPLD; con dos lneas de productos
principales: Lattice pLSI que consiste en tres familias de EEPROM de CPLD; y el
ispLSI que son los mimos dispositivos pLSI, con la diferencia de los ispLSI son
programables en el sistema. Los rangos de capacidades lgicas estn cercas de
1200 a 4000 compuertas y el retardo de pin a pin es de 10 ns. El Lattice de la serie
3000 representa su desarrollo ms grande con 5000 compuertas y un retardo de
10 a 15 ns.












Construccin de un CPLD


- Las vas estn compuesta de 100 porciento metal de aluminio
diluido, aqu se identificar como Metal 2, los contactos son 100
porciento metal de aluminio diluido, identificado como Metal 1.

- Como caractersticas especiales posee tecnologa "FLASH
FAST".

- Las compuertas en el canal N son del orden de 0.45 micra, y el
canal P son del orden de 0.5 micra.

- El dispositivo est formado por una capa de nitruro de silicio
sobre otra capa de dixido de silicio.

- Posee dos capas de polisilicio.

- El PLOY 1 fue utilizada exclusivamente en compuertas flotantes,
y POLY 2 (polisilicio y silicio de tusteno) fue utilizado para todas
las compuertas estndar, en la matrix de lineas de programas y
de palabra.

- La matrix de celdas programables son EEPROM (tecnologa
FAST FLASH), el Metal 2, ser utilizado para las lneas de
programa y de la palabra de dato.

- El Metal 1 distribuye la tierra GND y una lnea de un bit.

- El dieltrico se encuentra entre las capas POLY es de ONO
"xido-nitruro-xido". el color anaranjado es Nitruro de Silicio, el
color azul es Metal 1 y 2, el color amarillo es xido, el color
verde es polisilicio, color rojo difusin del canal P y N, y el color
gris es el substrato P. Ver figura 19.






Si el dispositivo es borrable elctricamente EEPROM, sus
conexiones es a base de transistores MOS de puerta flotante,
que contiene una puerta adicional embebida en el aislante entre
la puerta normal (accesible desde el exterior) y el substrato. Esta
puerta extra, sin conexin al exterior y completamente rodeada
de material aislante, es la puerta flotante. los transistores MOS,
inicialmente no tienen carga en la puerta flotante, de forma que
actan como transistores normales: en cada lnea vertical se
realiza la operacin lgica Y; es necesario que todas las lneas
horizontales estn bajas (a=b=c=d=L) para que las lneas
verticales sean altas (x=y=z=H), y basta que una de las entradas
sea baja (a=L, por ejemplo) para que su lnea correspondiente
sea alta, y por tanto los transistores cuyas puertas estn
conectadas a esa lnea de entada pasan a conduccin, y
entonces las lneas verticales se hacen L. En otras palabras, los
transistores hacen el punto de conexin entre las lneas
verticales y horizontales.

Para desconectar un punto de conexin (un transistor), en la
fase de programacin se aplica una tensin relativamente
elevada (15 a 20)V en la puerta del transistor a desconectar;
esta tensin hace que, por un proceso fsico conocido como
efecto tnel, atraviesen electrones desde el substrato por la fina
capa de aislante y queden almacenados en la puerta flotante.

En definitiva la introduccin de electrones en la puerta flotante
desconecta el transistor del circuito, ya que siempre estar
cortado (estado off).
Figura # 19: Construccin de un CPLD

Figura # 20: Lnea de Productos
EJEMPLO DE CONSTRUCCIN DE UN CPLD
Para algunas operaciones complicadas, se utilizan circuitos diseados que solo
sirve para realizar una funcin determinada.

EL trmino FPIC incluye a los CIs no destinados a las aplicaciones lgicas. Son
FPICs. Dentro de stos estn los que nos interesan, que son los CPLDs.


La tarjeta de aplicacin didctica TAD-XC9572, est basada en el CPLD de la
familia XC9500 de XILINX, y puede desarrollar diferentes funciones:


- Guiar a los profesores de ciclos en su labor docente.

- Iniciar a los estudiantes de formacin profesional en el mundo de la
tecnologa programable.

- Ayudar a los estudiantes de Ingeniera a desarrollar sus proyectos.

- Facilitar a los profesionales el diseo de sus prototipos.

- Minimizar los problemas de aprendizaje, puesto que: El chip ya est
montado y acompaado de una periferia de componentes que facilitarn su
estudio




sta CPLD est compuesta por:

- Interruptor SPDT monopolar para la seleccin
de EJECUCIN o CONFIGURACIN del CPLD.

- Mltiple seleccin de la tensin Vccio +5v, +3.3v.


- Conector ATX para las alimentaciones externas de +5v y +3.3v.

- Interruptor de arranque de la F.A. ATX.


- Regleta para las alimentaciones externas de +5v y +3.3v

- 2 LEDs indicadores de las distintas tensiones de alimentacin.


- 4 Conectores a las Funciones de Bloques I/O. Desde el FB1 hasta
el FB4, con un total de 52 pines I/O.

- 2 Conectores a Vcc (+5v) y otros 2 a GND para facilitar las conexiones a
los puertos I/O.


- 1 Conector triple para las entradas de reloj GCLKx.

- Oscilador externo, a cristal, con 25 frecuencias de trabajo, desde un patrn
X hasta X/16777216.


- LED indicador de la frecuencia de 1Hz.

- Pulsador de GSR (Set / Reset).


- Pulsador de GTS (Trhee State).

- 4 Circuitos antirrebote, con sus respectivos interruptores de entrada de
nivel y conectores de salida.


- 1 Barra de 10 LEDs.

- 2 Displays de ctodo comn.


- 1 Teclado matricial de 4x4.

- LCD, conectado al FB2, con regulador de contraste.



RECUERDA QUE

Para realizar el estudio de los dispositivos lgicos programables, de una manera
eficaz, existe una serie de conceptos bsicos que deberemos manejar
correctamente, tales como:

- Skew: Es la diferencia entre el tiempo de llegada ms largo al ms corto en
un circuito. Normalmente en las lneas de reloj.
-
- Glitch: Es un cambio que no quieres, no altera la salida pero crea un
consumo por no tener en cuenta los retardos.

- Slew Rate: Es el velocidad de cambio de salida.

- Dutty cicle: Relacin de porcentaje que la seal se mantiene en uno o en
cero.

- Delay Time: Tiempo de retardo.

- Setup Time: Estabilizar las entradas antes del flanco de subida para que
no se creen indeterminaciones,


- Hold Time: Estabilizar las entradas despus del flanco.

- Metastabilidad: Cuando hay un cambio de un estado a otro y sigue
estabilizado.


- Formato Edif: Es el listado universal que entienden todos los CADs.






CONCLUSIONES


- Un CPLD es un chip que puede emular el comportamiento de miles de
puertas lgicas interconectadas entre s y junto con algunos bits de estado,
registros o flip-flops y cuenta con bastantes pines de entrada y salida, de
forma que puedes implementar un circuito combinacional con algo de
memoria (estados) bastante complejo (de ah la C de complex) Adems es
reprogramable, de forma que se puede configurar una y otra vez la funcin
que emula el chip.

- Un CPLD es un dispositivo electrnico, que permite implementar sistemas
ms eficaces, porque utilizan menos espacio, mejoran la fiabilidad del
diseo, y reducen costos.


- La mayora de los CPLDs usan una de dos configuraciones para esta
matriz: interconexin mediante bloques o interconexin mediante
multiplexores.

- El tamao de los CPLD permite implementar ecuaciones lgicas o diseos
ms complicados. la programacin de estos dispositivos es generalmente
en lenguajes de descripcin de hardware

- CPLDS contiene el equivalente de varios PALs/ GALs conectados por
interconexiones programables.

- CPLDs pueden reemplazar miles o cientos de miles compuertas lgicas.

- El tiempo de E/S del CPLD es predecible debido a su simple estructura de
interconexiones.
.







BIBLIOGRAFA:

- http://electronicaintegrada.blogspot.com/2008/02/cpld-
verilog.html

- http://rinconelectronicosjd2.blogspot.com/2013/01/cplds-y-
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- http://dea.unsj.edu.ar/sisdig2/CPLDs.pdf


- http://clubensayos.com/Tecnolog%C3%ADa/DISPOSITIVOS-
LOGICOS-PROGRAMABLES/792070.html

- http://www.monografias.com/trabajos-pdf3/curso-fpga-
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- http://www.eetasia.com/ARTICLES/1999DEC/1999DEC22_ICD_PL_E
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- http://emagcas.webs.ull.es/index_archivos/apuntes_sed/Arquitectura_
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- http://miguelrodriguezlopez.wordpress.com/2012/12/06/cpldsfami
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