Informe Final de Contadores

UNIVERSIDAD NACIONAL DEL CALLAO
FACULTAD DE INGENIERA ELCTRICA Y ELECTRNICA

ESCUELA PROFESIONAL DE INGENIERA ELECTRNICA
CONTADORES (DISEOS CON FFS)

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INFORME FINAL DE CONTADORES (DISEOS CON FFS)

I. Implementar el contador asncrono UP modulo 16 mostrado en la Figura 23. Analice su
funcionamiento, desarrolle la Tabla de estados y construir el diagrama de tiempo;
(Sugerencia Usar IC 74LS76).

Funcionamiento con IC 74LS76: Este contador se encuentra constituido por flip-flop JK en
modo de conmutacin al mantener presente en las entradas J y K un 1 lgico y conectados
entre s de forma asncrona, es decir, que la salida del flip-flop 1 est conectada de forma
directa a la entrada de reloj del siguiente flip-flop 2 . Los indicadores de salida dan una
seal binaria, donde el indicador Q1 es el LSB (Bit Menos Significativo), el indicador (Q4) es
el MSB (Bit Ms Significativo).
El circulito en la entrada de reloj de los flip-flops (IC 74LS76), nos indica que trabajan o
conmutan con lgica negativa, es decir, que se activan en la transicin de ALTA a BAJA
(flanco posterior) del pulso de reloj y la salida del flip-flop 1 (Q1) va del nivel BAJO al ALTO
dando como resultado la cuenta binaria 0001. En el pulso 2, en la transicin del nivel ALTO
a BAJO, flip-flop 1 se desactiva pasando su salida del nivel ALTO a BAJO, activando el flip-
flop 2, conmutando la salida del nivel BAJO a ALTO generando la cuenta 0010, en el pulso
3 del reloj se activa flip-flop 1 generando la salida 0011, porque flip-flop 2 se encuentra en
mantenimiento teniendo su salida (Q2) activada, en el siguiente pulso se incrementa la
cuenta a 0100, segn se observa en el diagrama de tiempo.


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TABLA DE ESTADOS:
ESTADOS Q
4n
Q
3n
Q
2n
Q
1n
0 0 0 0 0
1 0 0 0 1
2 0 0 1 0
3 0 0 1 1
4 0 1 0 0
5 0 1 0 1
6 0 1 1 0
7 0 1 1 1
8 1 0 0 0
9 1 0 0 1
10 1 0 1 0
11 1 0 1 1
12 1 1 0 0
13 1 1 0 1
14 1 1 1 0
15 1 1 1 1

DIAGRAMA DE ESTADOS

II. Al circuito contador asncrono UP modulo 16 de la Figura 1, modificar para que pueda
realizar la funcin de:
a) Contador UP modulo 13
b) Contador UP modulo 10
c) Contador UP modulo 7

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Implementando el circuito en proteus:

Este circuito puede operar como un Contador UP modulo 7, Contador UP modulo 10
Contador UP modulo 13 solo debemos de seleccionar en el DIP-SWITCH el modulo
deseado.

III. Al circuito contador asncrono UP de la Figura 1, configurar para que realice la funcin
de divisor de frecuencia entre:
a) Divisor entre 15
b) Divisor entre 12
c) Divisor entre 10

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El contaje de pulsos se encuentra asociado directamente a la divisin de la frecuencia de
los mismos: los biestables de un contador completo (mdulo n potencia entera de 2)
proporcionan en sus salidas ondas digitales cuyas frecuencias son, respectivamente, la
mitad (1/2), la cuarta parte (1/4), la octava parte (1/8), (1/2i), de la frecuencia de los
pulsos de entrada. En el caso de un contador parcial (mdulo n, siendo n un nmero
cualquiera), tomando como salida la de su biestable de valor ms significativo, se obtiene
la divisin por n de la frecuencia de los pulsos que recibe, es decir, produce un pulso en su
salida por cada n pulsos en su entrada.
En el siguiente circuito se ha configurado la figura 1 para obtener divisores de frecuencias
de 10, 12 y 15 segn se seleccione en el DIP-SWITCH.

Implementando en proteus:

IV. Implementar el circuito contador sncrono, cuyo diagrama se muestra en la Figura 2,
analice su funcionamiento, desarrolle su tabla de estados y graficar el diagrama de
tiempos de Qn, Q2n, Q3n y Q4n. (Considere Qn: LSB Q4n: MSB) Para su implementacin
utilice IC 74LS76.

Implementado en proteus el contador sncrono:

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ANLISIS DEL FUNCIONAMIENTO:
Al simularlo observamos que se trata de un circuito contador del tipo escalador. Los
valores arrojados en la secuencia son: 15, 10, 5, 13, 4, 11,6, 1, 12, 0.
A partir de ello y empleador el simulador Proteus, elaboramos la siguiente tabla de estado,
tomando como ayuda tambin a la tabla de habilitacin del FF tipo JK:

TABLA DE HABILITACION DEL FF JK

TABLA DE ESTADOS DEL CIRCUITO SINCRONO:


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De la tabla anterior obtenemos las frmulas que conforman al contador sncrono
escalador, estas frmulas constituyen circuitos combinacionales que se emplean en las
entradas de los FFs JK:
J1=Q2nQ4n+Q4nQ3n
K1=Q3n Q2n+Q4n
J2=QnQ3n+Q4n
K2=QnQ3n+Q4n
J3=Qn+Q2nQ4n
K3=Q2n+QnQ3n
J4=Q3nQn+Q2n
K4=Q3n+Q2n

DIAGRAMA DE TIEMPOS:

V. Implementar un circuito contador sncrono UP/DOWN mdulo 10, utilizando el diseo
del informe previo del presente laboratorio. Utilice Flip Flops JK.

TABLA DE HABILITACION DEL FF JK

Q
n
Q
n + 1
J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0

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TABLA DE ESTADOS DEL CONTADOR UP MODULO 10 CON FFs JK

Observando esto realizamos para cada salida su respectivo mapa de Karnaugh; sin
embargo a simple observacin notamos que: J1=1 y K1=1. Las dems frmulas son:

EST. Q4n Q3n Q2n Qn J4 K4 J3 K3 J2 K2 J1 K1
0 0 0 0 0 0 X 0 X 0 X 1 X
1 0 0 0 1 0 X 0 X 1 X X 1
2 0 0 1 0 0 X 0 X X 0 1 X
3 0 0 1 1 0 X 1 X X 1 X 1
4 0 1 0 0 0 X X 0 0 X 1 X
5 0 1 0 1 0 X X 0 1 X X 1
6 0 1 1 0 0 X X 0 X 0 1 X
7 0 1 1 1 1 X X 1 X 1 X 1
8 1 0 0 0 X 0 0 X 0 X 1 X
9 1 0 0 1 X 1 0 X 0 X X 1

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Ahora realizaremos el circuito DOWN implementndolo acorde a la siguiente tabla de
estados:
TABLA DE ESTADOS DEL CONTADOR DOWN MODULO 10 CON FFs JK
EST. Q4n Q3n Q2n Qn J4 K4 J3 K3 J2 K2 J1 K1
9 1 0 0 1 X 0 0 X 0 X X 1
8 1 0 0 0 X 1 1 X 1 X 1 X
7 0 1 1 1 0 X X 0 X 0 X 1
6 0 1 1 0 0 X X 0 X 1 1 X
5 0 1 0 1 0 X X 0 0 X X 1
4 0 1 0 0 0 X X 1 1 X 1 X
3 0 0 1 1 0 X 0 X X 0 X 1
2 0 0 1 0 0 X 0 X X 1 1 X
1 0 0 0 1 0 X 0 X 0 X X 1
0 0 0 0 0 1 X 0 X 0 X 1 X

Observando esto realizamos para cada salida su respectivo mapa de Karnaugh; sin
embargo a simple observacin notamos que: J1=1 y K=1. Las dems frmulas son:


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El siguiente paso es unificar ambos circuitos. Para esta instancia se opta por tomar una
sealo de control C, la cual nos permitir elegir si deseamos obtener el Contador UP
(C=1) y DOWN (C=0) los cuales sern representados por C cuando es UP y C cuando es
DOWN.
Esto precisamente nos dar como resultado nuevas frmulas:

Implementando en proteus el circuito UP/DOWN de mdulo 10:


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10

VI. Implementar el circuito de un contador sncrono, descrito por las funciones Lgicas de
los Flip Flops; analice su funcionamiento, desarrolle su tabla de estados y su diagrama de
tiempos. (Para su implementacin. Sugerencia Utilice IC 74LS76). Considere Q4n : MSB
Qn : LSB.

J4 = (Qn) + Q2n
K4 = Qn +Q2n +Q3n
J3 = (Qn)
K3 = (Q4n)
J2 = Qn (Q3n) + (Qn)Q3n Q4n
K2 = (Qn)+ Q3n
J1 = (Q2n) Q4n
K1 = Q2n (Q3n)+ (Q2n)(Q4n)

Implementando en proteus el contador sncrono:


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TABLA DE ESTADOS
ESTADOS Q
4n
Q
3n
Q
2n
Q
n
0 0 0 0 0
12 1 1 0 0
7 0 1 1 1
9 1 0 0 1
3 0 0 1 1
12 1 1 0 0
4 0 1 0 0
8 1 0 0 0
13 1 1 0 1
5 0 1 0 1
0 0 0 0 0

Como observamos tiene 10 estados y se trata de un contador escalador.
VII. CONCLUSIONES:

Existen principalmente tres tipos de contadores: asncronos (la salida de un FF es el
clock del otro), sncronos (los FFs poseen el mismo clock) y los escaladores (no siguen
un ascendente o descendente).
Un contador asncrono slo podemos utilizarlo para frecuencias bajas de hasta 100 Hz,
en caso contrario se suelen emplear los sncronos. Lo que sucede es que al llegar el
flanco de cambio de una salida a la respectiva entra transcurre un intervalo de tiempo
que puede retardar la salida generando as lo que se conoce como RIZADO.
Para los contadores asncronos se suele emplear un circuito de Reseteo de acuerdo al
nmero de estados que pretendamos obtener. Ahora hay que tener cuidado al realizar
tal circuito combinacional; por ejemplo si pretendemos resetearlo al 5 estado no
debemos hacerlo cuando la salida sea el nmero 4 puesto que el tiempo de
propagacin entre compuertas ( 10 nanosegundos) no permitir mostrar la salida, lo
que se hace es resetearlo a partir del estado siguiente (numero 5).

VIII. OBSERVACIONES:

Como mencionamos antes para evitar el rizado en los circuitos asncronos debemos
optar por emplear un clock con frecuencia baja.
Al emplear un Clock (en este caso un Timer 555) es recomendable hallar la frecuencia
adecuada que permita trabajar al usuario de manera adecuada y visualizar sus
experiencias.

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La implementacin de cables en el protoboard debe realizarse con cuidado porque
muchas veces estos son los errores que dificultan la realizacin del proyecto.

IX. BIBLIOGRAFA

X. Alan Marcovitz B. Diseo Digital. 2 edicion Editorial Mc Graw Hill.
Enrique Mandado. Sistemas Electrnicos Digitales. 7 Edicin. Biblioteca UDB.
Morris Mano. Diseo Digital. 1 Edicin. Editorial Prentice Hall. Biblioteca UDB.
John F. Wakerly. Diseo Digital, principios y prcticas. Editorial Prentice Hall.
Louis Nashelsky. Fundamentos de tecnologa digital. 1 Edicin. Noriega Editores,Limusa.
Ronald J. Tocci. Sistemas digitales, principios y aplicaciones. Biblioteca UDB.
http://www.virtual.unal.edu.co/cursos/ingenieria/2000477/lecciones/060401.htm
http://www.etitudela.com/profesores/jmng/digital/downloads/contadores.pdf
www.datasheetarchive.com/
www.depeca.uah.es/docencia/ITI-EI/ed/contadores.ps

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