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Informe Practica V
Diseo de circuitos sumadores
Mario Fernando Vlez -0931210, Mara Estefana Rengifo B. -0937425, Daniel Fernando Diaz
Escuela de Ingeniera Elctrica y Electrnica, Universidad del Valle, Cali, Colombia

Resumen En el siguiente informe se muestra el montaje de
circuitos sumadores y restadores diseados a nivel de compuertas
y a nivel de registros, y los resultados obtenidos a partir de su
simulacin.
I. INTRODUCCIN

Un sumador es un circuito combinacional que tiene la
capacidad de realizar la operacin de la suma entre dos
nmeros binarios. Al inicio de este informe se muestra el
diseo de un sumador full-adder y de un restador completo,
ambos de 1 bit, a nivel de compuertas. Luego se muestra el
diseo de un sumador de propagacin y de un sumador
restador de propagacin, ambos de 32 bits, a nivel de registros
de los circuitos diseados en el punto anterior. Finalmente se
expone el diseo de un sumador de carry en adelanto de 6 bits
a nivel de compuertas; y luego el diseo de un sumador de 32
bits a partir de registros del sumador anterior. Se presenta el
anlisis de los resultados de la simulacin de todos estos
circuitos.
II. PROCEDIMIENTO

1. Diseo de un full- adder a nivel de compuertas

Se model el circuito sumador de 2 entradas de 1 bit de la
Figura 1.1 usando las compuertas AND, OR y NOT. El
circuito tiene dos entradas A y B ms un bit de acarreo de
entrada. La suma de estas tres entradas da como resultado
mximo tres, nmero que se puede representar con dos bits.
Por lo tanto el circuito da dos valores de salida, un bit de
resultado y otro bit que representa el acarreo de salida.




Figura 1.1 Full- adder de 1 bit

Se construy la tabla de verdad, presente en la tabla 1.1, de
este circuito a partir de las entradas A, B y C_IN. El numero
que resulta de la suma de estas tres entradas se expresa en dos
C_OUT y RESULT; siendo C_OUT el bit ms significativo.


TABLA 1.1 Tabla de verdad del full- adder

















A partir de la simulacin de este circuito se obtuvieron los
resultados expuestos en la figura 1.2. Los resultados expuestos
coinciden con la tabla de verdad que se construy
inicialmente.



Figura 1.2.Simulacion del full- adder

Gracias a la herramienta EDA se obtuvieron tambin los
datos ms relevantes sobre el funcionamiento del circuito,
consignados en la tabla 1.2.

TABLA 1.2 Datos sobre el funcionamiento del full- adder
MUX 4-2
Family Stratix II
Device EP2S15F484C3
Combinational ALUTs 2/12480 (<1%)
Total pins 5/343 (1%)
Core Static total thermal power dissipation 302.97 mW
I/O thermal power dissipation 20.67 mW

Se midi el mayor tiempo de retardo en el circuito simulado,
el cual tuvo un valor de 9.697 ns, este se present en la
trayectoria desde la entrada de A hasta el bit de acarreo de
ENTRADAS SALIDAS
C_IN A B C_OUT RESULT
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 1 1


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salida; en la figura 1.3 se muestra la imagen arrojada por la
herramienta EDA.



Figura 1.3 Worst- case tpd, full- adder

2. Diseo de un restador de 1 bit a nivel de compuertas

Se modelo un restador de 1 bit usando las compuertas AND,
NOT, OR y XOR se presentan las variables A y B que son los
dgitos que se van a restar y un bin que hace la funcin de
prestador para la operacin. El circuito diseado se puede
observar en la figura 2.2.1.

Figura 2.2.1 Restador de 1 bit
Se construy la tabla de verdad de este circuito a partir de las
entradas de control X, Y y bin. Se muestran las combinaciones
respectivas para los distintos valores de cada una de las
entradas y se muestran los resultados de la operacin junto con
el bout que cumple la funcin del borrow que queda resultante
de la operacin. Esta tabla se presenta en la tabla 2.2.1.
TABLA 2.2.1 Tabla de verdad del restador de 1 bit

A partir de la simulacin de este circuito se obtuvieron los
resultados expuestos en la figura 2.2.2. Los resultados
expuestos en esta figura coinciden con la tabla de verdad que
se construy inicialmente.


Figura 2.2.2. Simulacin del restador de 1 bit
Gracias a la herramienta EDA se obtuvieron tambin los datos
ms relevantes sobre el funcionamiento del circuito,
consignados en la tabla 2.2.3.
TABLA 2.2.3. Datos sobre el funcionamiento del restador de
1 bit
Restador de 1 bit
Family Cyclone II
Device EP2C5AF256A7
Total logic elements 2/4608 (<1%)
Total pins 5/158 (3%)
Core Static total thermal
power dissipation
18.00 mW
I/O thermal power
dissipation
11.53 mW

Se midi el mayor tiempo de retardo en el circuito simulado,
el cual tuvo un valor de 11.123 ns, este se present en la
trayectoria desde la entrada X hasta el bout del circuito; en la
figura 2.2.3 se muestra la imagen arrojada por la herramienta
EDA.

Figura 2.2.3. Worst-case tpd, restador de 1 bit


3. Diseo de un sumador de propagacin de 32 bits

MARI O

4. Diseo de un sumador restador de propagacin de
32 bits
DANIEL

5. Diseo de un registro sumador de carry en adelanto
de 6 bits

X Y bin Resultado bout
0 0 0 0 0
1 0 0 1 0
0 1 0 1 1
1 1 0 0 0
0 0 1 1 1
1 0 1 0 0
0 1 1 1 0
1 1 1 1 1


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Se implementa un circuito que genera la suma de dos palabras
o cadena de bits mediante un sumador de carry en adelanto de
6 bits. Un sumador de esta clase se utiliza para reducir en
nmeros de compuertas XOR que se incrementaran al
aumentar en Carry de entrada Ci.

La lgica de acarreo anticipado calcula Ci en un nmero fijo y
pequeo de niveles lgicos para cualquier valor razonable de
bits.

La forma de hacer este circuito es mediante la siguiente
formula

(2.5.1)

Donde

es la generacin de acarreo y

es la propagacin del acarreo.

Ello indica que Gi se genera si a la salida hay un acarreo de 1
independiente de las entradas X y Y, y Pi se propaga si se
produce lo anteriormente dicho pero dependiendo de las
entradas.

La frmula del sumador de carry de adelanto de 6 bits es la
siguiente:

(2.5.2)


En la siguiente figura (fig 2.5.1) se muestra el diagrama lgico
del sumador de 6 bits.


Fig. 2.5.1. Sumador de carry adelantado de 6 bits, completo.



Fig.2.5.2. Sumador de carry adelantado de 6 bits, muestra de un
fragmento de las entradas I N1_0, I N1_1, I N2_0 y I N2_1 para
facilitar la comprensin de esquema.

El diagrama del circuito de la fig. 2.5.1 se extrae siguiendo la
formula 2.51 y 2.5.2, en donde las compuertas AND y XOR
del primer nivel que son las encargadas de recibir las seales
de entrada que realizan la generacin propagacin del carry.
(mejor vistas en la fig.2.5.2), en despus en el segundo y
tercer nivel estn las compuestas AND y OR que son las
encargadas de producir los carry de salida y por ltimo en el
cuarto nivel se encuentran las XOR que completan el circuito
sumador. Al detallar el cuarto y primer nivel se observa que
estos conforman un semisumador o Half-Adder.

Tabla 2.5.1 Datos sobre el funcionamiento del sumador de
carry de adelanto de 6 bits en la FPGA.
Sumador de carry de adelanto de 6 bits
Family Cyclone II
Device EP2C5AF256A7
Total logic elements 32/4.608(<1%)
Total pins 22/158 (14%)
Total termal power
dissipation
31.61 mW
Core Static total thermal
power dissipation
18 mW
I/O thermal power
dissipaction
13.61 mW

La tabla 2.5.1 muestra que el sumador de carry de adelanto de
6 bits de la figura 2.5.1 emplea 32 dispositivos lgicos lo que
seran pocos recursos de la FPGA en comparacin con su total
de 4.608 que correspondera 22 terminales o pines los cuales
representan el 14% de este dispositivo. El empleo de estos
recursos permite que el sistema completo consuma una
potencia de 31.61mW repartidos entre los terminales,
13.61mW y en nucleo del sistema, 18mW.

Se ensea el tiempo ms lento en el que el circuito realiza en
proceso en la siguiente figura 2.5.3.


Fig. 2.5.3. Tiempo de retardo del sumador de carry adelantado de 6
bits.

La fig.2.5.3 muestra la lentitud mxima aproximada a la cual
el circuito sumador de la fig.2.5.1 entregara una respuesta a la


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salida, o una propagacin, para este caso ha sido de 14.236ns
con la prueba realizada desde el pin_IN2_4 hasta el terminal
de salida pin_Out5.
Conocido el caso ms rigido de propagacin en el sumador en
la figura 2.5.4 muestra el comportamiento o las respuestas de
acuerdo a los bits de entrada.



Fig.2.5.4. Simulacin del sumador de carry adelantado de 6 bits.

En las fig. 2.5.4 se muestra los datos de entrada. Pin_Vcc es
un 1 lgico y pin_Ground es un 0 lgico en todo el diagrama
que permite modificar la cantidad de entradas en las
compuertas AND de 6 entradas a 5 y de igual forma para las
OR de 6 y 8 entradas. El carry de entrada correspondiente es el
pin_C6, IN1 es el grupo de las entradas de Xi, IN2 es el grupo
de las entradas de Yi. Out es el grupo de pines que indican el
nmero total resultado de la suma de Xi y Yi, pin_Carry0 es
un pin a la salida que indica si hay acarreo de 1 o de cerro a la
salida despus del ltimo proceso de suma.

6. Diseo de un sumador de 32 bits a partir de
sumadores de carry en adelantado de 6 bits

Se model el circuito sumador de 32 bits de la Figura 6.1 a
partir del registro sumador de 6 bits de carry en adelanto. El
circuito tiene dos entradas A y B ms un bit de acarreo de
entrada.
Cada acarreo de salida de los registros se conecta con el
acarreo de entrada del prximo registro.

Figura 2.6.1 Sumador de 32 bits a partir de sumadores de carry en
adelanto de 6 bits

A partir de la simulacin de este circuito se obtuvieron los
resultados expuestos en la figura 6.2. Debido al tiempo de
retardo, los resultados de la suma se demoran en aparecer, por
lo tanto se usaron flechas rojas como indicadoras de la
respuesta de ciertos datos de entrada.


Figura 2.6.2 Simulacion del sumador de 32 bits a partir de
sumadores de carry en adelanto de 6 bits
Gracias a la herramienta EDA se obtuvieron tambin los datos
ms relevantes sobre el funcionamiento del circuito,
consignados en la tabla 6.1.

TABLA 6.1 Datos sobre el funcionamiento del sumador de 32
bits
MUX 4-2
Family Cyclone II
Device EP2C5AF256A7
Combinational functions 160/4608(<1%)
Total pins 110/158 (1%)
Core Static total thermal power dissipation 18.02 mW
I/O thermal power dissipation 23.74 mW


Se midi el mayor tiempo de retardo en el circuito simulado,
el cual tuvo un valor de 31.361 ns; se present en la
trayectoria desde el quinto bit de la entrada A hasta el bit 29
del resultado de la suma; en la figura 6.3 se muestra la imagen
arrojada por la herramienta EDA.



Figura2.6.3 Worst- case delay del Sumador de 32 bits a partir de
sumadores de carry en adelanto de 6 bits

III. ANLISIS DE RESULTADOS

La siguiente tabla compara los tiempos de retardo y la
potencia disipada en todos los circuitos presentados en este
informe.

TABLA 3.1.1 Comparacin entre todos los circuitos
Tipo de sumador
Tiempo de
retardo
(ns)
Potencia
disipada
(mW)
Full-adder de 1 bit 9.697 323.64
Restador de 1 bit 11.123 29.53
Sumador de 32 bits
Sumador-restador de
32 bits

Sumador carry en
adelanto de 6 bits
14.236 31.63
Sumador de 32 bits a
partir de registros
31.361 41.76



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IV. CONCLUSIONES
El sumador de carry en adelanto permite emplear menos
recursos y los usa ms eficientemente que un sumador
completo de la misma cantidad de bits de entrada, en especial
cuando el nmero de entradas es cada vez mayor.
El consumo de potencia es menor en un sumador de carry en
adelanto en comparacin a un sumador completo para una
misma funcin puesto que usa menos elementos lgicos.
La velocidad de respuesta del sumador de carry en adelanto
estar afectada cada vez que el nmero de entradas aumente,
sin embargo sta seguir siendo ms alta que su anlogo
puesto que emplea menos elementos lgicos.
Un sumador de carry en adelanto es ms fiable o estable que
un sumador completo por su baja disipacin trmica de
potencia, ya que esta ltima junto con tiempos de operacin
mayor hace que las respuestas puedan tener distorsin.


V. REFERENCIAS
[1]SUMADOR- WIKIPEDIA, LA ENCICLOPEDIA LIBRE.
[ONLINE]. AVAILABLE: HTTP://
ES.WIKIPEDIA.ORG/WIKI/MULTIPLEXOR. [ACCESSED: 27-ENE-
2012].





















































































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