Electrnica

1
Tema 1
Fundamentos de semiconductores
Tema 6
Circuitos Secuenciales
Lgica secuencial
Un circuito secuencial es aquel cuyas salidas
dependen no slo de las entradas actuales,
sino tambin de las secuencias de entradas sino tambin de las secuencias de entradas
anteriores.
El histrico de las secuencias de entradas
anteriores se representa por el concepto de
estado.
2
Lgica secuencial
El estado de un circuito secuencial es un
conjunto de variables que contienen toda la
informacin acerca del comportamiento
pasado del circuito, para determinar el pasado del circuito, para determinar el
comportamiento futuro del mismo.
Un circuito con n variables de estado, tiene 2
n
estados posibles.
3
Lgica secuencial
Los cambios de estado ocurren normalmente en ciertos
instantes sincronizados por una seal de reloj.
state changes occur here (a)
CLK
t
per
t
H
t
L
t
L
t
H
t
per
state changes occur here
CLK_L
(b)
duty cycle = t
H
/ t
per
frequency = 1 / t
per
period = t
per
duty cycle = t
L
/ t
per
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Digital Design Principles and Practices, 3/e
4
Lgica secuencial
Circuitos secuenciales con realimentacin
Usan bucles para conseguir un efecto de
memoria.
Bloques secuenciales: latches y biestables (flip- Bloques secuenciales: latches y biestables (flip-
flops).
5
Latches y Flip-Flops
Los Latches y los Flip-Flops son los bloque bsicos
de los circuitos sencuenciales.
Flip-Flop: Dispositivo secuencial que muestrea las Flip-Flop: Dispositivo secuencial que muestrea las
entradas y cambia las salidad en ciertos instantes
de tiempo determinados por una seal de reloj.
Latch: Dispositivo secuencial que muestrea la
entradas continuamente y cambia las salidas en
cualquier momento.
6
Latches
Latch S-R (Set-Reset)
R
Q
0 0
0 1
S R
0
last Q
Q
1
QN
last QN
S
0 1
1 0
1 1 0
0
1
1
0
0
(a) (b)
QN
Copyright 2000 by Prentice Hall, Inc.
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Q
QN R
(b) (c) (a)
S Q
QN R
S S Q
Q R
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Latches
Latch S-R con lgica inversa
S_L
(a) (b) (c)
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S_L
R_L
Q
0 0
0 1
1 0
1 1 last Q
1
0
1
Q
0
1
1
(a) (b) (c)
S Q
Q R
last QN
QN
or S
or R
QN
S_L R_L
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Latches
Latch S-R con Enable
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1 1
0 1
1 0
S
1
1
1
C R
0
1
1
Q
0 0 1 last Q
x x 0 last Q
1
0
1
(b) (c) (a)
Q
S
C
R
S
Q
Q
R
C
QN
last QN
last QN
QN
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Latches
Latch J-K
Es igual que un latch S-R, pero ahora la combinacin de entrada
11 es vlida, produciendo un cambio en el estado. 11 es vlida, produciendo un cambio en el estado.
00: Q last Q
01 : Q 0
10 : Q 1
11 : Q last QN
10
Latches
Latch D
D
(b) (c) (a)
Q
D
C
0
1
D
1
1
C
0
1
Q
x 0 last Q
1
0
D Q
Q C
QN
QN
last QN
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Flip-Flops
Flip-Flop D disparado por flanco
Se construye con dos latches D Master-Slave
(b)
(c)
(a)
Q D
CLK
CLK
0
1
D
0
1
Q
0 x last Q
1
0
1 x last Q
D Q
C
D Q
Q C
D Q
Q CLK
QM
QN
QN
last QN
last QN
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Flip-Flops
Flip-Flop D disparado por flanco con Enable
(b) (c) (a)
Q
D
CLK
CLK
0
1
D
0
1
Q
0 x last Q
1
0
1 x last Q
D Q
Q
D Q
Q CLK
QN
QN
last QN
last QN
EN
1
1
EN
x
x
x 0 last Q last QN
EN
CLK
13
Flip-Flops
Flip-Flop T (Toggle) : Cambia su estado
mediante una entrada T. Si T=1 cambia de
estado, si T=0 no cambia de estado. estado, si T=0 no cambia de estado.
Ejercicio. Usando un Flip-Flop D, disear:
1. Un Flip-Flop T
2. Un Flip-Flop T con Enable
14
Flip-Flops
Flip-Flop T
Q
Q
T
J
CLK
Q
(a)
D Q
(b)
1
Q
QN
T
K
CLK
QN
Q CLK
T
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Q
Q
QN
Q
T
J
K
CLK
QN
Q
(a)
D Q
Q CLK
T
EN
(b)
EN
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Anlisis de mquinas de estado
sncronas
Mquina de estados: Nombre genrico para un
circuito secuencial con realimentacin.
Sncrona: Todos los elementos de almacenamiento
responden a la misma seal de reloj.
Los cambios de estado slo ocurren en los flancos de
reloj.
16
Estructura de una mquina de estados
Mquina Mealey
Next State = F(Current State, Input)
Output = G(Current State, Input)
State
Memory
clock input
Next-state
Logic
F
Output
Logic
G
excitation
current state
inputs
clock
signal
outputs
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Estructura de una mquina de estados
Mquina Moore
Next State = F(Current State, Input)
Output = G(Current State)
State
Memory
clock input
Next-state
Logic
F
Output
Logic
G
excitation current state
inputs
clock
signal
outputs
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Ecuaciones caractersticas
Usadas para describir formalmente el
comportamiento de los circuitos secuenciales.
Q* denota el prximo valor de Q. Q* denota el prximo valor de Q.
Por ejemplo, para un Flip-Flop D:
Q* = D
Ejercicios: a) Flip-Flop D con Enable, b) Latch
S-R (asumiendo que SR = 0)
19
Ecuaciones caractersticas
1. Flip-Flop D con Enable:
Q* = END+ ENQ
2. Latch S-R: 2. Latch S-R:
Q* = S+RQ
20
Anlisis de mquinas de estados
con biestables D
1. Determinar las funciones F (Prximo
Estado) y G (Salida). Estado) y G (Salida).
2. Construir una tabla de Estado/Salida.
3. Dibujar un Diagrama de Estado que
muestre grficamente la informacin de la
tabla.
21
Tabla de transicin
Ecuaciones de excitacin: Expresan el valor
de D
i
como una funcin del estado y
entradas actuales. entradas actuales.
Q
i
* = D
i
Ecuaciones de transicin: Expresan el valor
del prximo estado como una funcin del
estado y entradas actuales
22
Ejemplo
EN
D0 Q0
MAX
D Q
Q CLK
excitation
output
input
Next-state Logic F State Memory Output Logic G
EN
EN
CLK
D1 Q1
D Q
Q CLK
current state
clock signal
Q0
Q0
Q1
Q1
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Ejemplo
Ecuaciones de excitacin:
D0 = Q0EN+ Q0EN
D1 = Q1EN+Q1Q0 EN+Q1Q0EN D1 = Q1EN+Q1Q0 EN+Q1Q0EN
Ecuaciones de transicin:
Q0* = Q0EN+ Q0EN
Q1* = Q1EN+Q1Q0 EN+Q1Q0EN
24
Ejemplo
Tabla de transicin
(a)
EN
(b)
EN
(c)
EN
Tabl e 7- 2
(a)
EN
(b)
EN
(c)
EN
Tabl e 7- 2
Transition, state, and
state/output tables for
the state machine in
Figure 7-38.
Q1 Q0 0 1 S 0 1 S 0 1
00 00 01 A A B A A, 0 B, 0
01 01 10 B B C B B, 0 C, 0
10 10 11 C C D C C, 0 D, 0
11 11 00 D D A D D, 0 A, 1
Q1 Q0 S S, MAX
25
Ejemplo
Diagrama de Estado
A B
EN = 1
(MAX = 0)
EN = 0
(MAX = 0)
EN = 0
(MAX = 0)
D C
EN = 1
(MAX = 0)
EN = 1
(MAX = 0)
EN = 0
(MAX = 0)
EN = 0
(MAX = 0)
EN = 1
(MAX = 1)
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Ejemplo
Diagrama de Estado para una Mquina Moore
A B EN = 1
MAXS=0 MAXS=0
EN = 0 EN = 0
D C
MAXS=1 MAXS=0
EN = 1
EN = 1 EN = 1
EN = 0 EN = 0
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Anlisis de mquinas de estados
1. Determinar las ecuaciones de excitacin para los flip-
flops.
2. A partir de las ecuaciones de excitacin, obtener las
ecuaciones de transicin. ecuaciones de transicin.
3. Construir la tabla de transicin.
4. Determinar las ecuaciones de salida.
5. Determinar la tabla de Estado/Salida.
6. Dibujar el diagrama de estados.
28
Diseo de mquinas de estados
1. Construir la tabla de Estado/Salida.
2. Minimizar el nmero de estados.
3. Escoger un conjunto de variables y asignar
combinaciones a los estados.
4. Crear la tabla de Transicin/Salida. 4. Crear la tabla de Transicin/Salida.
5. Escoger un tipo de flip-flop.
6. Construir la tabla de excitacin y derivar las ecuaciones.
7. Obtener las ecuaciones de salida.
8. Dibujar el diagrama lgico.
29
Diseo de mquinas de estados
Ejemplo
Disear una mquina de estados sncrona
con dos entradas A y B, y una nica salida con dos entradas A y B, y una nica salida
Z. La salida Z es 1 si y slo si:
1. A ha tenido el mismo valor en los dos ciclos
de reloj anteriores.
2. B es 1 desde la ltima vez que se cumpli la
primera condicin.
30
Diseo de mquinas de estados
Ejemplo
0
00 S 01 11 10
Z
A B
INIT
00 S 01 11 10
Z
A B
INIT A0 A0 A1 A1
0
A0
A1
0
0
. . .
. . .
(a) (b)
Meaning
Initial state
Got a 0 on A
Got a 1 on A
Meaning
Initial state
A1 A1 A0 A0 OK OK
0
0
S S
A1
00 S 01 11 10
Z
A B
S
INIT A0 A0 A1 A1
0
A0 OK OK A1 A1
0
00 S 01 11 10
Z
A B
S
INIT A0 A0 A1 A1
0
A0 OK OK A1 A1
0
. . .
. . .
(c) (d)
Meaning
Initial state
Got a 0 on A
Got a 1 on A
Got two equal A inputs
Meaning
Initial state
Got a 0 on A
Got a 1 on A
Got two equal A inputs
Got a 1 on A
OK OK
0
1 1
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Diseo de mquinas de estados
Ejemplo
0
00 S 01 11 10
Z
A B
INIT
0
0
(b)
Meaning
Initial state
A1 A0 A0 OK1 OK1
A0 A0 A1 A1
A0 OK0 OK0 A1 A1 Got a 0 on A
Got a 1 on A
Two equal, A=0 last OK0
1
A1 A0 A0 OK OK
? OK OK ?
0
00 S 01 11 10
Z
A B
INIT A0 A0 A1 A1
0
A0 OK OK A1 A1
0
(a)
Meaning
Initial state
Got a 0 on A
Got a 1 on A
Got two equal A inputs OK
1
S
OK1 Two equal, A=1 last
Two equal, A=0 last OK0
1
1
? OK OK ?
S
Got two equal A inputs OK
1
0
00 S Meaning 01 11 10
Z
A B
(c)
S
INIT Initial state
0
0
OK1 Two equal, A=1 last
A1 A0 A0 OK1 OK1
A0 A0 A1 A1
A0 OK0 OK0 A1 A1 Got a 0 on A
Got a 1 on A
Two equal, A=0 last OK0 OK0 OK0 OK1 A1
1
1
0
00 S Meaning 01 11 10
Z
A B
(d)
S
INIT Initial state
0
0
A0 OK0 OK1 OK1 OK1 Two equal, A=1 last
A1 A0 A0 OK1 OK1
A0 A0 A1 A1
A0 OK0 OK0 A1 A1 Got a 0 on A
Got a 1 on A
Two equal, A=0 last OK0 OK0 OK0 OK1 A1
1
1
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Diseo de mquinas de estados
Minimizacin de estados
Eliminar estados equivalentes.
Dos estados S1 y S2 son equivalentes si, para Dos estados S1 y S2 son equivalentes si, para
todas y cada una de las combinaciones de
entradas:
Producen las mismas salidas
Transitan a los mismos estados
33
Diseo de mquinas de estados
Asignacin de estados
Determinar el nmero de variables binarias.
Si tenemos s estados, necesitamos log (s) variables. Si tenemos s estados, necesitamos log
2
(s) variables.
Codificar cada estado con combinaciones de estas
variables binarias.
34
Diseo de mquinas de estados
Asignacin de estados: Distintas posibilidades
Assignment
Tabl e 7-
Possible st
assignmen
state mach
State
Name
Simplest
Q1Q3
Decomposed
Q1Q3
One-hot
Q1Q5
Almost One-hot
Q1Q4
state mach
Table 7-6.
Name Q1Q3 Q1Q3 Q1Q5 Q1Q4
INIT 000 000 00001 0000
A0 001 100 00010 0001
A1 010 101 00100 0010
OK0 011 110 01000 0100
OK1 100 111 10000 1000
35
Diseo de mquinas de estados
Tabla de Excitacin / Transicin
Una vez codificados los estados, construir la tabla
de transicin a partir de la tabla de estados. de transicin a partir de la tabla de estados.
Si se usan flip-flops D, como Q* = D, entonces la
tabla de transicin coincide con la de excitacin.
36
Diseo de mquinas de estados
Ejemplos
AB
Tabl e 7- 8
Transition and output
table for example
problem.
Q1 Q2 Q3 00 01 11 10 Z
000 100 100 101 101 0
100 110 110 101 101 0
101 100 100 111 111 0
110 110 110 111 101 1
Tabla de transicin
/ salida
110 110 110 111 101 1
111 100 110 111 111 1
Q1 Q2 Q3
Tabl e 7- 9
Excitation and output
table for Table 7-8
using D flip-flops.
AB
Q1 Q2 Q3 00 01 11 10 Z
000 100 100 101 101 0
100 110 110 101 101 0
101 100 100 111 111 0
110 110 110 111 101 1
111 100 110 111 111 1
D1 D2 D3
Tabla de excitacin
/ salida
37
Diseo de mquinas de estados
Ejemplo
00 01 11 10
00
01
11
10
00 01 11 10
A B
Q2 Q3
00
01
11
10
A
A B
A
Q2
Q3
Q2 Q3
Q2
Q3
D1
1 1 1 1 1 1 1 1
1 1 1 1
1 1 1 1
1 1 1 1
d d d d
d d d d
d d d d
1
10 10
B B
A B
A
B
A B
A
B
A B
A
B
A B
A
B
Q1=0 Q1=1
10
00
01
11
10
00 01 11 10
Q2 Q3
00
01
11
10
Q2
Q3
Q1=0
Q2 Q3
Q2
Q3
Q1=1
00 01 11 10
00
01
11
10
00 01 11 10
Q2 Q3
00
01
11
10
Q2
Q3
Q1=0
Q2 Q3
Q2
Q3
Q1=1
D2 D3
0 0 0 0
1 1 1 1
1 1 0 0
0 0 1 1
0 1 1 1
0 1 1
0 1 1
0 1 1
0 1
0
0
0
0 1
0
d d d d
d d d d
d d d d
d d d d
d d d d
d d d d
d d d d
0 1 1
1 1 1 0
00 11
Q1

Q3

A
Q3

A
Q2

B
A
01
Copyright 2000 by Prentice Hall, Inc.
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Diseo de mquinas de estados
Ejemplo
Q1 D1
D Q
Q CLK
CLR
Q3
Q1
1
Copyright 2000 by Prentice Hall, Inc.
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Q2 D2
D3 Q3
D Q
Q CLK
CLR
D Q
Q CLK
CLR
Q3
A
Q3
A
Q2
B
A
B
CLK
RESET_L
Z
39