PREGUNTA 1:

Disear un registro de desplazamiento bidireccional, que permita

ingresar datos en modo paralelo de 4 bits; asimismo efectu
desplazamiento hacia la derecha o hacia la izquierda, dependiendo
de una seal de control.
SOLUCION:
Por teoria aprendido en la clase analizamos los datos y el circuito diseado por el programa
Proteus conectamos los LOGISCTATE a los multiplexores TLL 74LS153 y de la salida del
integrado conectamos a los FF-D 74LS74 Sncrono.

Este dispositivo que vemos en la figura 1 es un sistema secuencial que maneja los datos de
cada entrada del selector hacia el flip flop D y esta con el CLOCK (funciona tipo timer
monoestable) en conjunto explusa mediante la seal de control AB.

D2
LED-YELLOW
D3

LED-YELLOW
D4

LED-YELLOW
D1

U3

7474

10
S

LED-YELLOW

CLK
8

7474

14
2
1
15

A
B
1E
2E

2X0
2X1
2X2
2X3
10
11
12
13

1X0
1X1
1X2
1X3

74153

6
5
4
3

A
B
1E
2E
14
2
1
15

2X0
2X1
2X2
2X3
10
11
12
13

1X0
1X1
1X2
1X3

U4

74153

6
5
4
3

U2:B

R
1

7474

12
11

2Y

7474

CLK

13

4
2

CLK

U2:A

10
D

11

12

13

2Y

7
1Y

CLK

U1:B

1Y

U1:A

1
1
0
0

0
0

CONTROL
DERECHA
IZQUIERDA

A
0
1

B
1
0

PREGUNTA 2:

Se tiene 4 registros A,B,C,D cada uno de 47 Bits. Disear el circuito

mediante el cual se realice la transferencia de datos entre 2 registros.
SOLUCION:
Las salidas de los sensores son llevados a la compuertas or para la habilitacin de una de ellas,
de acuerdo al problema : la condicin es que cada jugador llega a la meta uno por uno , esto
ayudara a que solo una seal de los 8 sensores pase a la salida y esta sea reconocida como un
flanco de bajada para que el contador empiece a generar su primer estado que servir como
bus de direccin para la memoria y esta seal de cada sensor se codificado y almacenado al
mismo tiempo en que el competidor haya llegado a la meta, y as hasta completar a los 8
competidores, para el ultimo competidor : otro contador de modo 8 , mandara una seal de
decodificacin exclusivamente para el estado 111 , y activara el modo de lectura de la
memoria inhibiendo las salidas del codificador y haciendo que el contador empiece a contar
nuevamente pero con la seal de reloj de 0.2Hz para la lectura de los datos que sern llevados
a los decodificadores de 7 segmentos en la los datos sealan el nmero del competidor y el
puesto en que llego , estos resultados se mostraran cada 6 segundos para su mejor
observacin.
Tabla de circuito de control
AE

AS1

AS0

BE

ES1

ES0

CE

CS1

CS0

DE

DS1

DS0

FUNCION

Datos de

A A
1

Datos de

AB
1

Datos de

AC
1

Datos de

AD
0

Datos de

BA
0

Datos de

BB
0

Datos de

B C
0

Datos de

BD

Datos de

CA
0

Datos de

CB
0

Datos de

C C
0

Datos de

CD
0

Datos de

AD
0

Datos de

BD
0

Datos de

CD
0

Datos de

DD

Q0
Q1
Q2
Q3

EI

EO

14
1

QA
QB
QC
QD

12
9
8
11

R0(1)
R0(2)

3
7
1
2
6
4
5
3

2
3

CKA
CKB

D0
D1
D2
D3
D4
D5
D6
D7
D8
D9

CKB
CKA

QD
QC
QB
QA

11
8
9
12

A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12

D0
D1
D2
D3
D4
D5
D6
D7

CE
OE
WE

RDY/B

11
12
13
15
16
17
18
19

f=0.2 Hz

14
1

2
3

CKA
CKB

QA
QB
QC
QD

0
0

13
12
11
10
9
15
14

# PUESTO

20
22
27

0
0

QA
QB
QC
QD
QE
QF
QG

0
0

10
9
8
7
6
5
4
3
25
24
21
23
2

A
B
C
D
BI/RBO
RBI
LT

1
14

0
0

SENSORES

R0(2)
R0(1)

3
2

12
9
8
11

7
1
2
6
4
5
3

A
B
C
D
BI/RBO
RBI
LT

QA
QB
QC
QD
QE
QF
QG

13
12
11
10
9
15
14

# PARTICIPANTE

R0(1)
R0(2)

Reloj para la vizualisacion de los resultados cada 5 segundos

(Diseo del circuito de registro en PROTEUS)

Funcionamiento:
En el circuito utilizamos un registro 74LS94, como podemos apreciar en el diseo del circuito
estn configurado en forma paralela para la transferencia de datos entre (A hacia A, A hacia B,
A hacia C, A hacia D, B hacia A, etc.)
Para la transferencia de los datos utilizaremos un integrado multiplexor (seleccionador de
datos) de 4 a 1 (integrado 74LS153), el cual tiene una entrada de habilitacin o de enable.
Segn como quiera realizar la trasferencia de datos a travs de los registros se configura la
entrada del circuito de control que esta constituido por los multiplexores.

PREGUNTA 3:

SOLUCION:

Como observamos para el anlisis del circuito dado debemos simular a travs del programa
PROTEUS para ver el comportamiento del funcionamiento del FF-D.

U1:A

1
3

74LS32

C
D

U1:B
4
6
5
74LS32

U2:A
Q

CLK

74LS74

C1
R1
10k

1u

(circuito simulado en PROTEUS)

A) Diagrama de Tiempo

En el diagrama de tiempo analizamos con las entradas dadas X= 000101011 y Q = 0, la salida

Z del integrado 74LS32 por consiguiente graficamos su comportamiento con respecto al
tiempo.

(Diagrama de tiempo con respecto a la salida Z)

B) Diagrama de estados

C) Tabla de estado

Qn

Qn

0
0
0
1

1
0
1
1

0
1
0
1

1
0
1
0

0
1
0
1

PROBLEMA 4
En el diseo de un contador sncrono se han obtenido sus
ecuaciones de estado de los flip flops.

1. Grafica en funcin al tiempo los estados

.
2. Determinar los estados binarios generados por el
contador-

SOLUCION:
TABLA DE ESTADOS DEL CONTADOR
JA

KA

QA

JB

KB

QB

JC

KC

QC

JD

KD

QD

QA

QB

QC

QD

U9
7
1
2
6
4
5
3

A
B
C
D
BI/RBO
RBI
LT

QA
QB
QC
QD
QE
QF
QG

13
12
11
10
9
15
14

JA

QB

7447

U6:A
2
3
1
74LS86

U5:C

U4:D

13

10

11

U1:A(CLK)

U2:A

U2:B

U3:C

12
8

10
7476

11

10
1

CLK

74LS32

10

16

7476

15

9
6

CLK
K

14

12

14

U4:C

CLK

7476

11

CLK
K

16

74LS32
6

74LS32

U1:B
9

9
74LS08

15

6
3

12
74LS08

U4:B

U1:A

U3:A
1

U3:B

QC

74LS266

QD

10

7476

74LS08

U4:A

U5:B

74LS08

U5:A
11

2
3
1

U3:D

74LS266

U7:A

13

12

74LS32

U8:B

2
3

74LS08

74LS32

U7:B

74LS32

74LS266

U8:A
1
3
2
74LS08

A) La secuencia de nmeros es: 0, 15, 10, 5, 13, 4, 11, 6, 1, 12 as sucesivamente

QD QC QB QA
0
0
0
0
1
1
1
1
1
0
1
0
0
1
0
1
1
1
0
1
0
1
0
0
1
0
1
1
0
1
1
0
0
0
0
1
1
1
0
0

A) Grfica en funcin al tiempo de los estados de los estados de los flip flop J K.

CLOCK

JA

KA

JB

KB

CLOCK

JC

KC

JD

KD

PREGUNTA 5:

SOLUCION:
por teoria aprendida en clase hacemos los valores de cada numero de complemento
a dos por lo que la Tabla codificado en numero con signo en complemento a dos, desde +5,
+4, +3, +2, +1, 0 , -1, -2,-3, -4, -5, -6.

N
5
4
3
2
1
0
15
14
13
12
11
10

A
0
0
0
0
0
0
1
1
1
1
1
1

B
1
1
0
0
0
0
1
1
1
1
0
0

C
0
0
1
1
0
0
1
1
0
0
1
1

D
1
0
1
0
1
0
1
0
1
0
1
0

1
U8
7
1
2
6
4
5
3

A
B
C
D
BI/RBO
RBI
LT

QA
QB
QC
QD
QE
QF
QG

13
12
11
10
9
15
14

7447

U1
15
1
10
9
5
4
11
14

D0
D1
D2
D3

Q0
Q1
Q2
Q3

UP
DN
PL
MR

TCU
TCD

3
2
6
7
12
13

U3:B
3

U3:A

74193

74LS04
2

U2:A

74LS04

3
2

5
4

74LS08

74HC4072

U9:A

220

C1

R1
10u

10

Funcionamiento:
Para que cuente desde +5, +4, +3, +2, +1, 0, 15, 14, 13, 12, 11, 10. Codificado en nmero con
signo en complemento a dos, debemos utilizar un integrado 74LS193 que tiene la funciona
UP/DOWN, en el circuito vemos que la entrada del integrado 74LS193 esta en 0101 y
comienza en funcin de DOWN del 0101 hasta 0000 luego cambia debido a que la salida del
integrado esta conectado mediante un OR, este se conecta mediante unas de las entrada del
AND y la otra entrada esta conectado hacia el reset out donde su salida va hacia la entrada
del DOWN este circuito diseado hace que cuando llegue a 0000 el circuito haga reset y
comience a contar en UP desde 1111 hasta 1010. Cuando llegue a 1010 el circuito hace otra
vez reset y cuenta ahora en DOWN.

PREGUNTA 6:

Utilizando el IC 74193 y dispositivos de soporte se pide disear el

circuito digital que permita generar los estados siguientes:
0,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,14,13,12,11,10,9,8,7,6,5,4,3,2,1,0
1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,14,13,12,11,10,9,8,7,6,5,4,3,2,1
2,3,4,5,6,7,8,9,10,11,12,13,14,15,14,13,12,11,10,9,8,7,6,5,4,3,2
Sucesivamente
13,14,15,14,13
14,15,14
15
y se repite secuencia peridicamente

Solucin:
El circuito funciona de la siguiente manera, cuando el primer CI 74193 llegue a 15 (1111) nos
va a mandar una seal por medio de la compuerta nand de 4 entradas que estn conectadas a
su salida del contador y esta a su vez a la compuerta or esta seal se invierte y llega un pulso al
flip flop JK y como el J y el K estn conectados a 1 lgico van a cambiar sus salidas del flip
flop y esto va a ser que se vuelva el contador a down gracias a las compuertas and ; y para que
el contador no comience siempre de cero y vaya aumentando progresivamente del numero
que comienza se uso el segundo CI 74193 que cada vez que el primer contador llegue a 15
(1111) le van a mandar una seal de clock y va a contar y las salidas de los 2 contadores se van
a comparar y cuando sean iguales se manda un pulso de clock al flip flop y este va a ser que el
primer contador cuente a partir del numero que aparece en el segundo contador y termine en
ese mismo nmero.

11

U7:A
1
3
2

U5:A

U4:A

7432

7408

12

U4:B

10

CLK

U5:B

7474
11

CLK

13

7408

7474

U6:A

7404
15
1
10
9
5
4
11
14

D0
D1
D2
D3

Q0
Q1
Q2
Q3

UP
DN
PL
MR

TCU
TCD

74193

3
2
6
7
12
13

U2
15
1
10
9
5
4
11
14

D0
D1
D2
D3

Q0
Q1
Q2
Q3

UP
DN
PL
MR

TCU
TCD

3
2
6
7
12
13

10

U3

U1

U5:C
9

10
12
13
15
9
11
14
1
2
3
4

A0
A1
A2
A3
B0
B1
B2
B3
A<B
A=B
A>B

7408

QA<B
QA=B
QA>B

7485

74193

7
6
5

D4
D3

LED-YELLOW

D2

LED-YELLOW

D1

LED-YELLOW

LED-YELLOW

(Diseo de un contador 74LS193 con Flip Flop D)

PREGUNTA 7:

SOLUCION:
A) Mapa de transicin de Estado
(00 , S0 ) = S0

12

 (01 , S0 ) = S0
(10 , S0 ) = S1
(00 , S1) = S0
(10 , S1 ) = S1
(11 , S1 ) = S2
(01 , S2 ) = S3
(10 , S2 ) = S3
(11 , S2 ) = S2
(00 , S3 ) = S0
(01 , S3 ) = S3
(10 , S3 ) = S3
(11 , S3 ) = S3
B) Mapa de Funcion de Salida

(00 , S0 ) = 0
(01 , S0 ) = 0
(10 , S0 ) = 0
(00 , S1 ) = 0

(10 , S1 ) = 0
(11 , S1) = 0
(01 , S2 ) = 0

(10 , S2 ) = 1
(11 , S2) = 0

(00 , S3 ) = 0
(01 , S3 ) = 0
(10 , S3 ) = 1

(11 , S3 ) = 0

13

C) Tabla de Estados
Estados

Entradas
00
S0/0
S0/0
x/x
S0/0

S0
S1
S2
S3

01
S0/0
x/x
S3/0
S3/0

10
S1/0
S1/0
S3/1
S3/1

11
x/x
S2/0
S2/0
S3/0

D) Para el diseo del FF-JK:

Los Estados { S3 , S 2 , S1 , S 0 }={11,10,01,00}
Las entradas { X 2 , X 1 }= {00,01,10,11}
Se utiliza 2 FF-JK

Q2 n

Qn

X2

X1 Y

Q2 n 1

Qn 1

0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

0
0
0
X
0
X
0
1
X
1
1
1
0
1
1
1

0
0
1
X
0
X
1
0
X
1
1
1
0
1
1
1

0
0
0
X
0
X
0
0
X
0
1
0
0
0
1
0

Para Qn+2:

14

Q2n 1 Q2n .(Q n X 1 X 2 ) Q 2n . X 1 .Qn

Comparando:

Q2n 1 Q2n .K 2 Q 2n .J 2

J 2 X 1 .Qn

K 2 Qn . X 1 . X 2
Para Qn+1:

Qn 1 Qn ( X 1 . X 2 X 2 .Q2n . X 2 . X 1 ) Q n ( X 2 Q2n )

Qn 1 Qn ( X 1 X 2 X 2 .Q2n ) Q n ( X 2 Q2n )

Comparando:

15

Qn 1 Q2n .K 2 Q 2n .J 2

J 1 X 2 Q2 n

K1 X 1 X 2 X 2 .Q2n
Para Y:

Y Q2 n . X 2 . X 1

U5:A

U4:B

1
3

U5:B

2
4

74LS04

74LS08

6
5

U3:A

U4:A

1
3

74LS08
2

U2:A
1

U5:C

74LS04

74LS86

X1

10
74LS32

U6:B

74LS08
3
4
5

X2

74LS11

0
U1:A

U1:B

CLK
K

6
Q

14
12

12

15
Q

16

11

CLK
K

74LS76

13

74LS04

U4:D

U4:C
5

74LS04

10

74LS76

U6:A
1
2
13

12

74LS11

16

PREGUNTA 8:

SOLUCION:
A) para la Tabla 1

17

A
B
C
D

0
B.0
A.0
B.1
A.0

1
C.0
D.1
B.1
D.1

i) Corresponde a un FSM Mealy, ya que las salidas dependen de las entradas y sus estados.

ii) Diseando el grafo de la tabla 1

iii) Ahora utilizando FF-JK

Los Estados {D,C,B,A} ={ S3 , S 2 , S1 , S 0 }={11,10,01,00)
Las entradas {x}= {0,1}

Q2 n

Qn

Q2 n 1

Qn 1

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

0
0
0
1
1
1
0
1

0
1
0
1
0
0
0
1

1
0
0
1
1
1
0
1

18

a) Utilizando FF- JK
Para Q2n+1 :

Q2n 1 Q2n . X .Qn Q 2n . X

Comparando:

Q2n 1 Q2n .K 2 Q 2n .J 2
J2 X
K2 X Qn
Para Qn+1 :

Qn 1 Qn . X Q n ( X Q2n )
Comparando

Qn 1 Qn .K 1 Q n .J 1
J 1 Q2 n X
K1 X

19

Para Y:

Y Qn . X Q2n Q n
U2:B

U2:A
1

6
3

U3:A

4
1

2
74LS32

74LS32

74LS08

U2:C
9
8
10

U3:B

74LS32

4
6
5

U1:B

9
6

74LS08

15

CLK

16

14
12
74LS76

74LS04

11

CLK
K

U4:C

U1:A

10

74LS76

b) Utilizando FF-T
Convertiremos de un FF-T a un FF-JK
J K

Qn

Qn 1

0
0
0
0
1
1
1
1

0
1
0
1
0
1
0
1

0
1
0
0
1
1
1
0

0
0
0
1
1
0
1
1

0
0
1
1
0
0
1
1

20

T J .Q n K .Qn
B) Para la Tabla 2

A
B
C
D

00
A.0
D.0
A.0
D.0

i)
ii)

01
D.0
B.1
C.1
D.0

10
A.0
D.0
D.0
A.0

11
D.0
D.0
D.0
D.0

Es un FSM de Mealy
Haciendo el grafo de la tabla 2

iii) Los Estados {D,C,B,A} ={ S3 , S 2 , S1 , S 0 }={11,10,01,00}

Las entradas { X 2 , X 1 }= {00,01,10,11}
Se utiliza 2 FF-JK

21

Q2 n

Qn

X2

X1

Q2 n 1

Qn 1

0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

0
0
0
0
0
1
0
0
0
1
0
0
0
0
0
0

0
1
0
1
1
0
1
1
0
1
1
1
1
1
0
1

0
1
0
1
1
1
1
1
0
0
1
1
1
1
0
1

a) Utilizando FF- JK

Para Qn+2 :

Q2n 1 Q2n (Qn . X 2 X 1 X 2 .Q n ) Q 2n (Qn . X 1 Q n . X 1 X 2 . X 1 )

Q2n 1 Q2n (Qn X 2 X 1 ) Q 2n (Qn X 1 X 2 . X 1 )

Comparando:

22

Q2n 1 Q2 n .K Q 2n .J
J 2 Qn X 1 X 2 .X 1

K 2 Qn X 2 .X 1
Para Qn+1:

Qn 1 Qn ( X 1 Q 2n . X 1 X 1 . X 2 ) Q n (Q 2n . X 1 Q2n . X 2 )
Comparando:

Qn 1 Qn .K Q n .J
J 1 (Q 2 n . X 1 Q2 n . X 2 )
K1 ( X 1 Q 2 n ). X 1 .( X 1 . X 2 )
Para Y:

Y Q 2n .Qn . X 2 . X 1 Q2n .Q n . X 2 . X 1

23

Y X 2 . X 1 (Q2n Qn )
U5:B
4
6
5

U7:A

U3:A
U2:A

3
3

X1

74LS08

U7:C

9
8

74LS86

U3:C

10

74LS32

U2:B

74LS08

10
74LS32

74LS86

4
6
5

X2

U6:A

74LS08
1
2
13

0
U4:B
U1:A
15
9

CLK
K

16

14
12

74LS04

12

74LS11

74LS04

11

CLK
K

74LS76

U1:B

U4:C

10

74LS76

U6:C
9
10
11

U5:C
74LS11

9
8
10

U3:B

74LS08

U7:B

6
5

U4:A

4
6
74LS32

5
74LS86

74LS04

U2:C
9
8
10
74LS08

b) Utilizando FF-T

Convertiremos de un FF-T a un FF-JK

J K

Qn

Qn 1

0
0
0
0
1
1
1
1

0
1
0
1
0
1
0
1

0
1
0
0
1
1
1
0

0
0
0
1
1
0
1
1

0
0
1
1
0
0
1
1

24

A
B
C
D

0
B.0
C.0
B.0
C.0

1
B.0
A.1
D.0
B.1

T J .Q n K .Qn

C) Para la Tabla 3

i)
ii)

Es un FSM Mealy
Diseando su grafo.

25

iii) Los Estados {D,C,B,A} ={ S3 , S 2 , S1 , S 0 }={11,10,01,00}

Las entradas {X}= {0,1}

Se utiliza 2 FF-JK

Q2 n

Qn

Q2 n 1

Qn 1

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

0
0
0
1
0
0
0
1

0
0
1
0
0
1
1
0

1
1
1
0
1
1
0
1

a) Utilizando FF- JK

Para Q2n+1:

Q2n 1 Q2n (Qn . X Q n . X ) Q 2n . X .Qn

Ahora Comparando:

Q2n 1 Q2 n K Q 2n J

26

J 2 X .Qn
K 2 Qn X

Para Qn+1:

Qn 1 Qn (Q2n . X Q2n . X ) Qn

Comparando:

Qn 1 Qn .K Qn J
J1 1
K 1 Q2 n X
Para Y:

27

Y X .Qn

U7:A
1
3
2
74LS86

U2:B

U2:A

1
3

U4:C
5

74LS08

6
74LS08
74LS04

U1:A

U1:B

9
6

14
12
74LS76

U5:A

11

CLK
K

15

CLK

16

2
1

10

74LS76

U3:A

1
3

2
74LS86

74LS04

b) Utilizando FF-T

Convertiremos de un FF-T a un FF-JK

J K

Qn

Qn 1

0
0
0
0
1
1
1
1

0
1
0
1
0
1
0
1

0
1
0
0
1
1
1
0

0
0
0
1
1
0
1
1

0
0
1
1
0
0
1
1

28

T J .Q n K .Qn

D) Para la Tabla 4

i)
ii)

A
B
C
D

Es un FSM Mealy
Diseando su grafo.

0
D.1
D.0
C.0
A.0

1
B.0
B.0
A.1
C.0

iii) Los Estados {D,C,B,A} ={ S3 , S 2 , S1 , S 0 }={11,10,01,00}

Las entradas {X}= {0,1}

Se utiliza 2 FF-JK

1 y 2 FF-JK = { Q2 n , Qn }

29

Q2 n

Qn

Q2 n 1

Qn 1

0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1

1
0
0
1
0
1
0
0

1
0
1
0
1
0
0
0

1
1
1
1
0
0
0
0

a) Utilizando FF- JK

Para Q2n+1:

Q2n 1 Q2n . X Q2n ( X .Qn X .Qn )

Comparando ahora:

Q2n 1 Q2n .J 2 Q2 n K 2
J2 X
K 2 X Qn
Para Qn+1:

30

Qn 1 Qn .Q 2n Q n .Q 2n

Comparando ahora:

Qn 1 Qn K Q n .J
J 1 Q 2n
K 1 Q2 n

Para Y:

Y Q n . X .Q 2 n Q2 n . X .Q n
Y Q n ( X Q2 n )

31

U2:B

U3:A

U2:A
1
3

U4:C
5

5
74LS86

74LS04

2
6
74LS86

74LS04

U1:A

U1:B

CLK

6
Q

14
12
74LS76

15
Q

11

CLK
K

2
1
16

10

74LS76

b) Utilizando FF-T

Convertiremos de un FF-T a un FF-JK

J K

Qn

Qn 1

0
0
0
0
1
1
1
1

0
1
0
1
0
1
0
1

0
1
0
0
1
1
1
0

0
0
0
1
1
0
1
1

0
0
1
1
0
0
1
1

T J .Q n K .Qn

32

E) Para la Tabla 5

i)
ii)

Es un FSM es de tipo FSM Mealy

Diseando su grafo.

iii) Los Estados {E,D,C,B,A} ={ S 4 , S3 , S 2 , S1 , S 0 }={100,011,010,001,000}

Las entradas {X}= {0,1}
Se utiliza 2 FF-JK

1 , 2 y 3 FF-JK = { Q3n , Q2 n , Qn }

Q3 n

Q2 n

Qn

Q3n 1

Q2 n 1

Qn 1

0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

0
0
0
0
1
1
0
0
1
0
X
X
X
X
X
X

0
0
0
0
0
0
0
0
0
0
X
X
X
X
X
X

1
0
0
0
1
1
1
0
1
0
X
X
X
X
X
X

1
0
1
0
1
0
1
1
0
0
X
X
X
X
X
X

a) Utilizando FF- JK

33

Para Q3n+1:

Q3n 1 0
Comparando:

Q3n 1 Q3n. 0 Q3n .0

J3 0
K3 1
Para Q2n+1:

Q2n 1 Q2n ( X Q n ) Q 2n .(Q n . X )

Comparando:

34

Q2n 1 Q2n .K 2 Q 2n .J
J 2 X .Q n
K 2 X .Qn
Para Qn+1:

Qn 1 Q n . X .Q 3n Qn (Q2n X )
Comparando:

Qn 1 Qn K 1 Q n .J
J 1 X .Q 3n
K1 Q 2n .X
Para Y:

Y Q2 n .Q n Q n X .Q3n

35

U3:A
1
2
13

12

U7:A
1

74LS11

3
2

U2:C

U6:A

U2:A

10

1
3

U4:C

74LS32

74LS08

6
74LS08

74LS08

74LS04

12
74LS76

U5:A

2
1

CLK
K

10

74LS76

16

14

11

6
Q

15

CLK
K

16

U1:B

15

CLK

74LS08

4
6

U1:A

U6:B
4

14

74LS76

U2:B
4
6
5
74LS08

b) Utilizando FF-T
Convertiremos de un FF-T a un FF-JK
J K

Qn

Qn 1

0
0
0
0
1
1
1
1

0
1
0
1
0
1
0
1

0
1
0
0
1
1
1
0

0
0
0
1
1
0
1
1

0
0
1
1
0
0
1
1

T J .Q n K .Qn

36

PREGUNTA 9:

SOLUCION:
A).-En el circuito dado en la pregunta numero 10, es un circuito tipo de maquina de estado
MEALY, por consiguiente vemos en la figura que las entradas del registro dependen de las
salidas de la memoria.
B)

SB

Qn

Qn+1

37

Diagrama de estados
(0 , 000 ) = 001
(1 , 000 ) = 110
(0 , 001 ) = 011
(1 , 001) = 000
(0 , 010) = 100
(1 , 010 ) = 111
(0 , 011 ) = 101
(1 , 011) = 001
(0 , 100 ) = 110
(1 , 100 ) = 010
(0 , 101 ) = 111
(1 , 101) = 011
(0 , 110 ) = 000
(1 , 110 ) = 100

38

 (0 , 111) = 010
(1 , 111 ) = 101

C) Vemos en el grafico de MEALY del circuito, para que el circuito evolucione del
estado 0 al estado 5 se necesitamos 4 ciclos de reloj, ya que el circuito empieza por
el estado 1, debemos regresarlo al estado al estado 0 con SB=1 (1er clock),
regresamos al estado 1 con SB=0 (2do clock), al estado 3 con SB=0 (3er clock) y al
estado 5 con SB=0 (4to clock).

Fig. 7 (Diseo de un contador con estado de memoria)

39

(Diagrama de tiempo del circuito)

D) Representaremos el circuito (ROM 16x3) con un EPROM 27C32 (32Kx8) con la siguiente
programacin

Direccin

Dato

000h

00000001

001h

00000110

002h

00000011

003h

00000000

004h

00000100

005h

00000111

006h

00000101

007h

00000001

008h

00000110

009h

00000010

00Ah

00000111

00Bh

00000011

00Ch

00000000

00Dh

00000100

00Eh

00000010

00Fh

00000101

010h-FFFh

00000000

40

PREGUNTA 10:

SOLUCION:
Analizaremos el circuito asumiendo el control del multiplexor C1

C1 0

C 0 igual a:

C0 0

CLOCK

Z0

Z1

C1 0

C0 1

CLOCK

Z0

Z1

41

C1 1

C0 0

Z0

Z1

C1 1

D1 0

C0 1

CLOCK

Z0

Z1

C1 1

C0 1

Z0

Z1

D1 0

D0 0

D0 0

C1 1

C0 1

D1 0

CLOCK

Z0

Z1

C1 1

C0 1

Z0

Z1

D1 1

D0 0

D0 1

42

Ahora sustituyamos el biestable T por el biestable JK.

Tabla de estado de FF-JK

K q Q

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

Tabla de habilitacin del FF-T

q

Tabla de conversin del FF-T a FF-JK

K q Q T

0 0 0

0 0 1

0 1 0

43

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

Hallando la conversin del FF-T a FF-JK a travs del mapas de Karnaugh

J
1

La funcin T es:

T J Q KQ
Finalmente el diseo queda:

Fig. 9 (Circuito modificado, sustitucin del biestable T por el biestable JK)

44

PREGUNTA 11:

a) Investigar respecto a la arquitectura de los PLD (Dispositivos

Lgicos Programables); caractersticas, fabricantes, tipos, modos
de programacin, aplicaciones.
b) Investigar respecto a las herramientas de programacin de PLD
SOLUCION:
PLD (Dispositivos Lgicos Programables)
Un
dispositivo
lgico
programable,
o
PLD
(ProgrammableLogicDevice), es un dispositivo cuyas
caractersticas pueden ser modificadas y almacenadas
mediante programacin. El principio de sntesis de
cualquier dispositivo lgico programable se fundamenta
en el hecho de que cualquier funcin booleana puede ser
expresada como una suma de productos. El dispositivo
programable
ms
simple
es
el
PAL
(ProgrammableArrayLogic). El circuito interno de un
PAL consiste en un arreglo, o matriz, de compuertas
AND y un arreglo de compuertas OR. El arreglo AND es
programable mientras que el OR generalmente es fijo.
Mediante una matriz de conexiones se seleccionan
cuales entradas sern conectadas al arreglo AND, cuyas
salidas son conectadas al arreglo OR y de esta manera
obtener una funcin lgica en forma de suma de
productos. Una matriz de conexiones es una red de
conductores distribuidos en filas y columnas con un
fusible en cada punto de interseccin.

Tipos de PLD (PLA, PAL, GAL, CPLD, FPGA, etc)

PLA: Un arsenal de lgica programable (PLA) es un
dispositivo programable para implementar la lgica combinacional circuitos. El EPL tiene
un conjunto de programables Y la puerta aviones, que vinculan a un conjunto de
programables O la puerta aviones, que puede ser complementado con condiciones para
producir una salida. Este diseo permite un gran nmero de funciones lgicas que se
sintetiza en la suma de los productos (y, a veces producto de sumas) formas cannicas.
Una aplicacin de un PLA es implementar el control sobre un camino de datos. En l se
definen los diferentes estados en un conjunto de instrucciones, y produce el siguiente
estado (por ramificacin condicional). Por ejemplo, [. si la mquina est en el estado 2, y
pasar al estado 4, si la instruccin contiene un campo inmediato y, a continuacin el EPL
debe definir las acciones del control en el estado 2, se establece el siguiente estado de ser 4
si la instruccin contiene una inmediata campo, y se definen las acciones del control en el
estado 4]. Las matrices programables lgica debe corresponder a un diagrama de estado
para el sistema.

45

PAL: MMI introdujo un dispositivo revolucionario en 1978, la ProgrammableArrayLogic

(Matriz lgica programable). La arquitectura era ms sencilla que la FPLA de Signetics
porque omita la matriz OR programable. Esto hizo los dispositivos ms rpidos, ms
pequeos y ms baratos. Estaban disponibles en encapsulados de 20 pines y DIP de 300
milsimas de pulgada, mientras que las FPLAs venan en encapsulados de 28 pines y DIP
de 600 milsimas de pulgada. Ciertas publicaciones sobre PALs desmitificaban el proceso
de diseo. El software de diseo PALASM (PAL Assembler, ensamblador PAL) converta
las ecuaciones Booleanas de los ingenieros en el patrn de fusibles requerido para
programar el dispositivo. Los PAL de MMI pronto fueron distribuidos por National
Semiconductor, Texas Instruments y AMD.
Tras el xito de MMI con los PAL de 20 pines, AMD introdujo los 22V10 de 24 pines con
caractersticas adicionales. Tras comprar a MMI (1987), AMD desarroll una operacin
consolidada como Vantis, adquirida por Lattice Semiconductor en 1999.

GAL: Las GAL son dispositivos de matriz lgica genrica. Estn diseados para emular
muchas PAL pensadas para el uso de macroclulas. Si un usuario tiene un diseo que se
implementa usando varias PAL comunes, puede configurar varias de las mismas GAL para
emular cada de uno de los otros dispositivos. Esto reducir el nmero de dispositivos
diferentes en existencia y aumenta la cantidad comprada. Comnmente, una cantidad
grande del mismo dispositivo debera rebajar el costo individual del dispositivo. Estos
dispositivos tambin son elctricamente borrables, lo que los hace muy tiles para los
ingenieros de diseo.
CPLD: Un dispositivo de lgica programables complejos (CPLD) es un dispositivo de lgica
programable con la complejidad entre la de PAL y FPGAs , y las caractersticas
arquitectnicas de ambos. El bloque de construccin de un CPLD es el macrocell , que
contiene la lgica de la aplicacin de forma normal disyuntiva expresiones y ms lgica de
las operaciones especializadas.
Caractersticas en comn con PAL :
Configuracin de memoria no voltil. A diferencia de muchos FPGAs, una configuracin
externa ROM no es necesaria, y el CPLD puede funcionar de inmediato en el inicio del
sistema.
Para muchos dispositivos heredados CPLD, enrutamiento limita la mayora de bloques de
la lgica de tener seales de entrada y de salida conectado a los pines externos, reducir las
oportunidades de almacenamiento de estado interno y la lgica profunda de capas. Esto no
suele ser un factor de mayor CPLDs y nuevas familias de productos CPLD.
FPGA: Una matriz de puertas programables de campo (FPGA) es un circuito integrado
diseado para ser configurado por el cliente o el diseador despus de la fabricacin, por
lo tanto " programable en campo. La configuracin de la FPGA generalmente se especifica
mediante un lenguaje de descripcin de hardware (HDL), similar a la utilizada para un
circuito integrado especfico de aplicacin (ASIC) ( diagramas de circuito se utilizaron
anteriormente para especificar la configuracin, como lo fueron para ASICs, pero esto es
cada vez ms raro). FPGAs se pueden utilizar para implementar cualquier funcin lgica
que podra realizar un ASIC.

La capacidad de actualizar la funcionalidad despus de la expedicin, parcial reconfiguracin de la parte del diseo y la no-recurrentes de ingeniera de bajo costo

46

relativo a un diseo de ASIC (a pesar de la unidad de mayor costo en general), ofrecen

ventajas para muchas aplicaciones.
FPGAs contienen lgicos programables componentes llamados "bloques lgicos", y una
jerarqua de interconexiones reconfigurables que permiten a los bloques para ser
"interconectados"-algo as como un chip programable un protoboard . Los bloques lgicos
se pueden configurar para realizar complejas funciones combinadas, o simplemente
simples puertas lgicas como Y yXOR . En la mayora de FPGAs, los bloques de la lgica
tambin incluyen elementos de la memoria, que pueden ser simples flip-flops o ms
bloques completos de memoria.
OTROS: Actualmente, existe bastante inters en sistemas reconfigurables. Estos sistemas
se basan en circuitos microprocesadores y contiene algunas funciones prefijadas y otras
que pueden ser alteradas por cdigo en el procesador. Para disear sistemas que se autoalteren, es necesario que los ingenieros aprendan nuevos mtodos y que nuevas
herramientas de software se desarrollen.
Las PLDs que se venden actualmente, contienen un microprocesador con una funcin
prefijada (el ncleo) rodeado con dispositivos de lgica programable. Estos dispositivos
permiten a los diseadores concentrarse en aadir nuevas caractersticas a los diseos sin
tener que preocuparse de hacer que funcione el microprocesador.

a)

Tecnologas de Fabricacin.

Los PLDs estn situados en una zona intermedia entre los dispositivos a medida y la lgica
de catlogo formada por los CI de funcin fija. Tienen casi todas las ventajas de los ASICs
sin estar penalizados por un costo elevado para pequeas series. Adems el ciclo de diseo
con PLDs es mucho ms rpido que los de las matrices de puertas o las clulas
normalizadas. En determinadas aplicaciones, un PLD puede sustituir desde unos pocos
hasta unas decenas de CI de funcin fija, mientras que los grandes ASICs pueden sustituir a
cientos e incluso miles de CI. En ocasiones, los PLD se utilizan para realizar prototipos que
posteriormente se llevarn a un ASIC ms complejo.
El trabajo con PLDs proporciona: facilidad de diseo, prestaciones, fiabilidad, economa y
seguridad.
Facilidad de diseo
Las herramientas de soporte al diseo con PLDs facilitan enormemente este proceso. Las
hojas de codificacin que se utilizaban en 1975 han dejado paso a los ensambladores y
compiladores de lgica programable (PALASM, AMAZE, ABEL, CUPL, OrCAD/PLD, etc.).
Estas nuevas herramientas permiten expresar la lgica de los circuitos utilizando formas
variadas de entrada tales como; ecuaciones, tablas de verdad, procedimientos para
mquinas de estados, esquemas, etc. La simulacin digital posibilita la depuracin de los
diseos antes de la programacin de los dispositivos. Todo el equipo de diseo se reduce a
un software de bajo coste que corre en un PC, y a un programador.
Prestaciones.
Los PLDs TTL que hay en el mercado tienen tiempos de conmutacin tan rpidos como los
circuitos integrados de funcin fija ms veloces. Los PLDs ECL son todava ms rpidos.
Sin embargo, el incremento de velocidad obtenido con los dispositivos CMOS, que ya han
igualado o superado en prestaciones a los dispositivos TTL, est provocando el abandono
de la tecnologa bipolar por parte de los fabricantes. En cuanto al consumo de potencia, los
PLDs generalmente consumen menos que el conjunto de chips a los que reemplazan.

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Seguridad.
Los PLDs tienen fusibles de seguridad que impiden la lectura de los dispositivos
programados, protegiendo los diseos frente a copias.
Adems de los puntos mencionados, podemos aadir que los PLDs facilitan el ruteado de
las placas de circulo impreso debido a la libertad de asignacin de patillas que
proporcionan. Permiten realizar modificaciones posteriores del diseo y en ocasiones
hacen posible la reutilizacin de circuitos impresos con algunos fallos, mediante una
reasignacin de los PLDs.
Actualizacin.
Debido a la constante evolucin de los PLDs, aunque intentemos catalogarlos, hoy en da
existen una gran cantidad de PLDs con estructuras diferentes a las consideradas en este
trabajo, por lo que aunque por mucho que nos esforcemos en obtener una lista ms o
menos reciente, siempre habrn algunos modelos que no se muestren aqu.
b)

Programacin VHDL. Ventajas, desventajas.

VHDL es un lenguaje de descripcin de circuitos electrnicos digitales que utiliza distintos

niveles de abstraccin. El significa de las siglas VHDL es VHSIC (VERY HIGH SPEED
INTEGRATED CIRCUITS) HARWARE DESCRIPTION LANGUAJE. Esto significa que VHDL
permite acelerar el proceso de diseo.
VHDL no es un lenguaje de programacin, por ello conocer su sintaxis no implica
necesariamente saber disear con l. VHDL es un lenguaje de descripcin de hardware
genrico, que permite describir circuitos sncronos y asncronos. Para realizar esto
debemos:
Pensar en puertas y biestables, no en variables y funciones
Evitar bucles combinacionales y relojes condicionados
Saber que parte del circuito es combinacional y cual secuencial

Ventajas:
Permite disear, modelar y comprobar un sistema desde un alto nivel de abstraccin
bajando hasta el nivel de definicin estructural de puertas.
Siguiendo unas guas para su sntesis pueden ser utilizados por herramientas de
sntesis para crear implementaciones de diseos a travs de puertas.
Al estar basado en un estndar (IEEE std. 1076-1987 los ingenieros de todas las
industrias pueden utilizar este lenguaje para minimizar errores de comunicacin y
problemas de compatibilidad.
Permite el diseo TOP/DOWN esto es permite describir (modelado) el
comportamiento de los bloques de alto nivel, analizndolos (simulacin), y refinar la
funcionalidad de alto nivel requerida antes de llegar a niveles ms bajos de
abstraccin de la implementacin del diseo.
Modularidad: permite dividir o descomponer un diseo hardware y su descripcin
VHDL en unidades ms pequeas.

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Desventajas:
VHDL es principalmente un lenguaje para diseo digital. Actualmente tiene
capacidades muy limitadas en el rea analgica, pero existen trabajos para crear una
versin analgica del lenguaje.
El estndar 1076 define un estndar y su sintaxis, sin describir ningn estilo para
usarlo en un diseo. Hay otros estndares que usan, o que requieren definir un
estilo antes de usar el lenguaje en ciertas reas.

PREGUNTA 12:
Describir los programas VHDL, de los siguientes dispositivos
a)
b)
c)
d)
e)
f)
g)
h)
i)

Codificador decimal
Decoder a display de anodo comun
Multiplexor de 8/1
Demultiplexor 1/8
Sumador paralelo de 8 bits
Flip Flops JK,D,T,RS
Registro de almacenamiento de 8 bits
Contador BCD
Contador Hexadecimal UP7DOWN.

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