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Pgina Principal > Productos y Servicios > Notas Tcnicas > Comprender el Bus SPI con NI LabVIEW
Visin de conjunto
Este documento presenta una visin general del bus SPI (Serial Peripheral Interface), que se utiliza comnmente para la
comunicacin entre los circuitos o sensores integrados. El tutorial cubre los conceptos bsicos de bajo nivel del bus, que incluye
las transferencias de datos, de arbitraje y de direccionamiento. Tambin se analiza la lectura / escritura bsica y dnde encontrar
los ejemplos de envo. Otros enlaces de la pgina web muestran cmo comunicarse con SPI dispositivos basados utilizando NI
LabVIEW FPGA y el USB-8451 de NI de un modelo de interfaz de programacin comn. Explorar y descargar los controladores de
SPI para muchos sensores, circuitos integrados y hardware a nivel de placa de la NI FPGA IPNet para FPGA IP o IDNet para
controladores basados en el dispositivo USB SPI / I2C, el 845X.
Tabla de contenido
1.
2.
Conexiones bsicas
3.
4.
5.
6.
7.
2. Conexiones bsicas
Las cuatro seales tpicas de SPI incluyen:
reloj (SCLK) - Esta seal es generada por el Maestro. Otras seales del cambio de transmisin basadas en el calendario
de los bordes de este reloj.
salida de datos maestros, la entrada de datos de esclavos (MOSI) - Esta lnea es la salida desde el maestro al
esclavo. Transmite bit por bit sincronizado con bordes de reloj maestro.
entrada de datos maestros, la salida de datos de esclavos (MISO) - Esta lnea es la salida de todos los esclavos
conectados.Transmite bit a bit del esclavo sincronizado con bordes de reloj maestro.
seleccin de chip (CS) o esclavo seleccionar (SS) - Se trata de un banco de seales donde cada lnea va a esclavos
individuales en el sistema. Una lnea se afirma a la vez para permitir que se comunique con el esclavo correspondiente.
Figura 2: Maestro conectado a varios esclavos. Observe el banco de seleccin de chip lneas conectadas a los esclavos
individuales para permitir la comunicacin con uno a la vez.
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El Maestro impulsa una lnea SS bajo especial para iniciar la comunicacin con el esclavo correspondiente.
2.
Una vez seleccionada la SS es baja, un borde (sube o baja) de la SCLK enva seales a los dispositivos (maestro y
esclavo) para alternar el MOSI y MISO al poco correcta de los datos que se transmiten.
3.
El otro extremo de la lnea de SCLK (ascendente o descendente) enva seales a los dispositivos para registrar los bits
en el MOSI y MISO, leer con eficacia la broca en el dispositivo.
4.
La transmisin contina de esta manera hasta que los dispositivos han intercambiado el nmero especificado de bits
(normalmente 8,16, o 32)
5.
Despus de finalizar la transmisin del Maestro tira de la lnea SS para el esclavo espalda alta y, o bien va a otro esclavo
en la red o reinicia la transmisin con el mismo esclavo tirando la lnea SS correspondiente de nuevo a baja.
utilizan varios esclavos que se fija en diferentes configuraciones, el maestro tendr que volver a configurar en s cada vez que
necesita para comunicarse con un esclavo diferente
CPOL controla si el reloj comienzan alta o baja cuando comience la transmisin. Si CPOL = 0, el reloj se pone en bajo y
un flanco de subida es el primer borde del reloj despus de la lnea SS se establece. Si CPOL = 1, el reloj se pone en alto y
un flanco de bajada es el primer borde de la transmisin
CPHA controla si los dispositivos toman una muestra de datos de la lnea MOSI y MISO en el primer borde o borde de la
segunda reloj.CPHA = 0 significa primer borde y CPHA = 1 significa segundo borde. Recuerde que el primer borde de ser
ascendente o descendente depende del parmetro CPOL.
Figura 4: Esta figura muestra las cuatro combinaciones de CPOL y CPHA y cmo afecta a la polaridad de la lnea de SCLK y el
borde en el que los dispositivos muestrean las lneas MOSI y MISO.
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Figura 5: Esta figura muestra la caracterstica diferente frecuencia de la seal de que por lo general tienen tolerancias
especificadas en una hoja de datos.
Figura 6: Esta tabla es un ejemplo de especificaciones de hardware para Min y Max veces para la velocidad de reloj,
configuracin, y mantenga el tiempo.
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Comunicacin full-duplex
Flexibilidad protocolo completo para los bits transferidos (es decir, no se limita a palabras de 8 bits)
Sistema sincronizado por un significado maestra que los osciladores de precisin y PLL no necesitan
El direccionamiento no se necesita (disminuye la complejidad y ayuda a rendimiento al no enviar una direccin para cada
comunicacin)
Protocolo Serial utilizar menos conexiones fsicas que las interfaces paralelas
Mayormente lneas compartidas para varios dispositivos (excepto las lneas SS separados para cada dispositivo)
Debilidades
Sin reconocimiento esclavo hardware (el maestro podra ser "hablar" con nada y no saberlo)
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Referencia Software
NI Hardware
1. NI FPGA IPNET
Objetivos de
Hardware
LabVIEW FPGA
/ S Hardware
Productos Digitales
I
NI USB 8451
2. Dirigir SPI IP
3. SPI Ejemplo
Descripcin