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Curso:
Laboratorio de Circuitos Digitales II
Trabajo:
Informe Final N2
Tema:
Circuitos Latch y Flip-Flop
Alumnos:
Fernandez Pozo, Harold Christofer
12190097
Soberon Tejada, Brandon Fernando
12190170
Profesor:
Ing. Oscar Casimiro Pariasca
2014
CIRCUITOS DIGITALES II
OBJETIVO:
2.
3. Observar el efecto del reloj en los Flip-Flop temporizados y la sincrona de las
4.
III.
MATERIALES y EQUIPO:
IV.
entradas y salidas.
Implementar circuitos utilizando estos dispositivos de almacenamiento.
MARCO TERICO
Biestable D (Delay)
El flip-flop D resulta til cuando se necesita almacenar un nico bit de datos (1 o
0). Si se aade un inversor a un flip-flop S-R obtenemos un flip-flop D bsico. El
CIRCUITOS DIGITALES II
Activo por nivel (alto o bajo), tambin denominado registro o cerrojo (Latch
en ingls).
Biestable T (Toggle)
Dispositivo de almacenamiento temporal de dos estados (alto y bajo). El biestable
T cambia de estado ("toggle" en ingls) cada vez que la entrada de sincronismo o
de reloj se dispara mientras la entrada T est a nivel alto. Si la entrada T est a
nivel bajo, el biestable retiene el nivel previo. Puede obtenerse al unir las entradas
de control de un biestable JK, unin que se corresponde a la entrada T.
CIRCUITOS DIGITALES II
V.
PROCEDIMIENTO EXPERIMENTAL:
1. Latch SR con puertas NOR y NAND Completar la tabla de verdad y el
diagrama de seales para los circuitos mostrados. Utilizar compuertas 74LS02
y 74LS00
CIRCUITOS DIGITALES II
Compare los resultados de la tabla 1.b. con los obtenidos en la tabla 1.a.
2. Obtenga la tabla de verdad, para este circuito. Simule el pulso de reloj con el
interruptor CLK. Anote los resultados en la siguiente tabla 1.2. Compare las dos
tablas: Cul es la diferencia? Concluya
En el siguiente circuito Latch SR con puertas NAND, verificar que responde a
la misma tabla de verdad:
CIRCUITOS DIGITALES II
4. Latch D y Flip-Flop D
Los conceptos de Latch y Flip-Flop a veces son tomados (errneamente)
como sinnimos. La principal diferencia radica en que un Latch responde al
nivel (ya sea alto o bajo) de una seal de reloj, mientras que un Flip-Flop solo
lo hace nicamente en las transiciones (ascendentes o descendentes).
-
Verificar la operacin del flip flop 74LS74 - tipo D. Verificar las entradas de
PRESET y CLEAR. Mostrar un Diagrama de tiempos para las seales D, CK
y Q.
CIRCUITOS DIGITALES II
5. Flip-Flop JK
-
VI.
f
1
1
=
= clock
T Q 2 T clock
2
CUESTIONARIO FINAL:
1) Analizar los resultados obtenidos en la parte experimental
1. Latch SR con puertas NOR y NAND
CIRCUITOS DIGITALES II
Realizando la simulacin:
CIRCUITOS DIGITALES II
U1A
VCC
5V
1 R2
3
S
S R
1 2 3 4
Q'
150
Q (t) Q (t)
entradas
S
R
0
0
0
1
1
0
1
1
74LS02N
R1
P
G
LED2
U2A
LED1
150
74LS02N
J1
VCC
Q
2
terico
Q(t+1)
Q(t+1)
Q(t)
Q(t)
0
1
1
0
x
x
CIRCUITOS DIGITALES II
laboratorio
Q(t+1)
Q(t+1)
Q(t)
Q(t)
0
1
1
0
x
x
simulacin
Q(t+1)
Q(t+1)
Q(t)
Q(t)
0
1
1
0
x
x
Realizando la simulacin:
CIRCUITOS DIGITALES II
S 12
U1A
VCC
5V
LED1
Q
7
R1
P
G
1 2 3 4
150
74LS00D
J1
VCC
0
LED2
U2A
8 R2
11
R
S R
74LS00D
Q'
10
150
Q (t) Q (t)
entradas
S
R
0
0
0
1
1
0
1
1
terico
Q(t+1)
Q(t+1)
x
x
1
0
0
1
Q(t)
Q(t)
laboratorio
Q(t+1)
Q(t+1)
x
x
1
0
0
1
Q(t)
Q(t)
simulacin
Q(t+1)
Q(t+1)
x
x
1
0
0
1
Q(t)
Q(t)
2. Flip Flop SR
Comparamos los resultados tericos con los obtenidos experimentalmente:
CIRCUITOS DIGITALES II
Terico
R
0
0
1
1
0
0
1
1
S
0
1
0
1
0
1
0
1
CLK = 0
Q(t+1)
Q(t+1)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
CLK = 1
Q(t+1)
Q(t+1)
0
1
1
0
0
1
x
x
1
0
1
0
0
1
x
x
Q(t)
0
0
0
0
1
1
1
1
Laboratorio
R
0
0
1
1
0
0
1
1
S
0
1
0
1
0
1
0
1
CLK = 0
Q(t+1)
Q(t+1)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
CLK = 1
Q(t+1)
Q(t+1)
0
1
1
0
0
1
x
x
1
0
1
0
0
1
x
x
Realizando la simulacin:
XSC1
Tektronix
P
G
VCC
S 8
5V
U3A
74LS00D
U1A
LED1
Q1
150
74LS00D
J2
R1
VCC
0
U4A
R
CIRCUITOS DIGITALES II
74LS00D
U2A
6
74LS00D
LED2
2
R2
Q'
150
1 2 3 4
CLOCK
Q(t)
0
0
0
0
1
1
1
1
simulacin
R
0
0
1
1
0
0
1
1
Q(t)
S
0
1
0
1
0
1
0
1
Aplicando Karnaugh:
CIRCUITOS DIGITALES II
CLK = 0
Q(t+1)
Q(t+1)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
Q(t)
CLK = 1
Q(t+1)
Q(t+1)
0
1
1
0
0
1
x
x
1
0
1
0
0
1
x
x
Q(t +1)=D
6
XSC1
VCC
Tektronix
5V
VCC
J1
U1A
10
0
74LS00D
U5A
74LS04N
U2A
7
CLK
Q(t)
D
CIRCUITOS DIGITALES II
LED1
Q
74LS00D
Q(t)
R1
LED2
U4A
3
P
G
150
74LS00D
74LS00D
CLOCK
U3A
5 R2
Q'
150
Q(t)
terico
Q(t+1)
Q(t+1)
laboratorio
Q(t+1)
Q(t+1)
simulacin
Q(t+1)
Q(t+1)
1 2 3 4
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
Q(t)
Q(t)
Q(t)
Q(t)
0
1
0
1
Q(t)
Q(t)
Q(t)
Q(t)
1
0
1
0
Q(t)
Q(t)
Q(t)
Q(t)
0
1
0
1
Q(t)
Q(t)
Q(t)
Q(t)
1
0
1
0
Q(t)
Q(t)
Q(t)
Q(t)
0
1
0
1
Q(t)
Q(t)
Q(t)
Q(t)
1
0
1
0
VCC
VCC
5V
12
23
~1PR
5
~1Q
Activando el clear:
CIRCUITOS DIGITALES II
P
G
150
LED2
8
74LS74N
Q'
Q(t)
R1
~1CLR
CLOCK
1Q
1D
1CLK
U1A
J1
LED1
R2
150
1 2 3 4
CIRCUITOS DIGITALES II
Latch 74LS75-tipo D.
XSC1
VCC
LED1
5V
VCC
J1
1
2
1D1
1D2
13 1EN1
Q4
U1A
1Q1
16
~1Q1
1Q2
15
~1Q2
14
74LS75N
R1
Tektronix
150
P
G
5
R2
Q'
150
LED2
EN
Q(t)
CIRCUITOS DIGITALES II
1 2 3 4
XSC1
VCC
VCC
5V
LED1
J1
1
9
4
1
5
0
~1PR
16
1Q
15
~1Q
14
1J
P
G
150
1 2 3 4
1CLK
1K
~1CLR
R1
U1A
Tektronix
74LS76N
Q'
LED2
4
R2
150
CIRCUITOS DIGITALES II
Sncrono: las salidas cambian en los flancos de subida o bajada del pulso
de reloj.
Condition
tPLH
CL=15pF
Min.
RL=400
tPHL
Max.
Units
27
ns
19
ns
Condition
Min.
Max.
Units
tPLH
CL=15pF
R =2K
10
ns
10
ns
tPHL
CIRCUITOS DIGITALES II
Latch.
Un latch (LAT MEMORI INGLET) es un circuito electrnico usado para
almacenar informacin en sistemas lgicos asncronos. Un Latch puede
almacenar un bit de informacin. Los latches se pueden agrupar, algunos de
estos grupos tienen nombres especiales, como por ejemplo el 'latch quad ' (que
puede almacenar cuatro bits) y el 'latch octal' (ocho bits). Los latches son
dispositivos biestables que no tienen entrada de reloj y cambian el estado de
salida solo en respuesta a datos de entrada, mientras que los biestables
cuando tienen data de entrada cambian el estado de salida en respuesta a una
entrada de reloj.
Flip-flop.
Un biestable, tambin llamado bscula (flip-flop en ingls), es un multivibrador
capaz de permanecer en un estado determinado o en el contrario durante un
tiempo indefinido. Esta caracterstica es ampliamente utilizada en electrnica
digital para memorizar informacin. El paso de un estado a otro se realiza
variando sus entradas. Dependiendo del tipo de dichas entradas los biestables
se dividen en:
Asncronos: slo tienen entradas de control. El ms empleado es el biestable
RS.
Sncronos: adems de las entradas de control posee una entrada de
sincronismo o de reloj. Si las entradas de control dependen de la de
sincronismo se denominan sncronas y en caso contrario asncronas. Por lo
general, las entradas de control asncronas prevalecen sobre las sncronas.
La entrada de sincronismo puede ser activada por nivel (alto o bajo) o por
flanco (de subida o de bajada). Dentro de los biestables sncronos activados
por nivel estn los tipos RS y D, y dentro de los activos por flancos los tipos JK,
T y D.
Los biestables se crearon para eliminar las deficiencias de los latches.
CIRCUITOS DIGITALES II
CIRCUITOS DIGITALES II
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
Qn
Qn+1
0
1
0
1
0
1
0
1
0
1
1
1
0
0
NP
NP
Mapa de Karnaught
Ecuacin
Q n
Qn
S
R
S
R
RS
R S
caracterstica:
Qn+1=s+ Qn R
0
0
0
0
1
1
1
1
0
0
1
1
0
0
1
1
CIRCUITOS DIGITALES II
Qn
Qn+1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
1
0
Mapa de Karnaught
Q n
Qn
J K
J K
JK
J K
Ecuacin caracterstica:
Qn+1= Q n J +Qn K
Flip Flop D:
Tabla de verdad
Qn
Qn+1
0
0
1
1
0
1
0
1
0
0
1
1
Mapa de Karnaught
D
D
Ecuacin caracterstica
Qn+1=D
CIRCUITOS DIGITALES II
Q n
Qn
Flip Flop T:
Tabla de verdad
Qn
Qn+1
0
0
1
1
0
1
0
1
0
1
1
0
Mapa de Karnaught
Q n
Qn
Ecuacin caracterstica
Qn+1= T Q+T Q
Estado
Siguiente
Y
0
1
0
1
Flip-Flop
JK
J
0
1
X
X
K
X
X
1
0
Flip-Flop
D
D
0
1
0
1
Flip-Flop
SR
S
0
1
0
X
R
X
0
1
0
Flip-Flop
T
T
0
1
1
0
CIRCUITOS DIGITALES II
9) Determinar la forma de onda de salida Q del flip-flop tipo JK, para las formas
de onda de entrada J=K=0.
Procedemos a analizar la salida Q del flipflop con respecto a los pulsos del
Clock:
CIRCUITOS DIGITALES II
CIRCUITOS DIGITALES II
VII.
CONCLUSIONES
Un biestable (flip-flop en ingls), es un multivibrador capaz de permanecer en
uno de dos estados posibles durante un tiempo indefinido en ausencia de
perturbaciones.
Todos los diseadores usan el nombre de flip-flop para un dispositivo
secuencial que muestre sus entradas y cambia sus salidas en tiempos
determinados por una seal de reloj.
En los sistemas asncronos, las salidas de los circuitos lgicos pueden
cambiar de estado en cualquier momento en que una o mas de las entradas
cambie.
En los sistemas sncronos los tiempos exactos en que alguna salida puede
cambiar de estado se determinan por medio de una seal denominada reloj o
clock.
Existen dos entradas adicionales en el biestable JK muy importantes: La
entrada PRESET (poner), que sirve para poner directamente en el biestable
un 1 en la salida Q y la entrada CLEAR (borrar), que sirve para poner en 0
en la salida Q.
Estas entradas son asincrnicas, lo que significa que tendrn efecto sin
importar el estado del reloj y/o las entradas J y K. Es importante no activar
simultneamente estas dos entradas.
VIII.
BIBLIOGRAFIA
http://members.fortunecity.com/jhilrdz/flipflop.htm
http://www.kumbaya.name/ci1210/leccion%209%20circuitos
%20secuenciales/Circuitos%20Secuenciales%20s%C3%ADncronos.htm
http://www.forosdeelectronica.com/tutoriales/flip-flops.htm
CIRCUITOS DIGITALES II
CIRCUITOS DIGITALES II