Memorias

MEMORIAS
Un procesador digital generalmente requiere medios o dispositivos

para almacenar informacin. La informacin as almacenada puede consistir
de nmeros que se usarn en un clculo, o resultados de clculos
intermedios, o instrucciones para un procesador o los tres. Cuando
no involucra un clculo, puede llamarse simplemente dato almacenado.
Por ejemplo, si se quiere imprimir documentos, ser necesario un
dispositivo de memoria para almacenar los documentos. La parte de un
procesador digital que proporciona la facilidad de almacenamiento de
informacin se denomina memoria.
FIG UR A
5.1
RELA CI N D E LA M E M O R IA D ENTRO D EL
M ICR O CO M P U TA D O R
En la fig. 5.1, puede verse que los diferentes tipos de memoria

generalmente estn relacionados a los computadores, que las utilizan
internamente para procesar informacin. Para el correcto funcionamiento
se requieren 3-buses de informacin: Datos, direcciones y control,
que conectan la CPU (Unidad Central de Procesamiento) y la memoria.
Carlos Novillo Montero
Can
CA P TU LO 5 - M EM O R IA S
- 1 94 -
Algunos de los dispositivos externos tambin constituyen diferentes

clases de memoria, por ejemplo la cinta magntica , la memoria flash,
el disco duro o el DVD o el Blue Ray. Cada uno de estos tipos de memoria
realiza alguna funcin especfica y por tanto, a cada uno se le da
el tratamiento adecuado.
Trminos utilizados
Celda de Memoria.- Dispositivo o circuito elctrico que se usa para
almacenar un solo bit [0 o 1]. Algunos ejemplos de celdas de memorias
son: un flip-flip, un capacitor con carga o un punto en una cinta o
en un disco magnticos.
Palabra de Memoria.- Grupo de bits [celdas] en una memoria que representa
instrucciones o datos de algn tipo. Por ejemplo, un registro que consta
de ocho FFs puede considerarse como una memoria que almacena una palabra
de ocho bits. El tamao de las palabras en los computadores modernos
vara comnmente de 4- a 64-bits o ms, segn la capacidad de la
computadora. Una palabra digital puede representar: una DIRECCIN,
una INSTRUCCIN o un DATO.
Bit.- Dgito binario, solo puede tomar los valores 0 o 1. [Binary digit].
Blu-Ray.- Blu-Ray (tambin conocido como Blu-Ray Disc o BD) es un formato
de disco ptico de nueva generacin de 12 cm de dimetro (igual que
el CD y el DVD) para vdeo de alta definicin y almacenamiento de datos
de alta densidad. Su capacidad de almacenamiento actualmente llega
a 50 GB a doble capa y a 25 GB a una capa. Se acaba de patentar un
Blu-Ray de 400 GB a 16 capas y se espera que salga al mercado en el
2010, as como se tiene pensado patentar un Blu-Ray de 1 Terabyte para
2011 o 2012. La consola de videojuegos PlayStation 3 puede leer discos
de hasta doble capa y se ha confirmado que est lista para recibir
el disco de 16 capas. Este formato se impuso a su competidor, el HD
DVD, en la guerra de formatos iniciada para convertirse en el estndar
sucesor del DVD, como en su da ocurri entre el VHS y el Betamax,
o el fongrafo y el gramfono. Despus de la cada de muchos apoyos
de HD-DVD, Toshiba decidi abandonar la fabricacin de reproductores
y las investigaciones para mejorar su formato.
Can
- 1 95 -
Bus.- Grupo de conductores que llevan un mismo tipo de informacin.

Byte.- Trmino especial que se usa para una palabra de 8-bits. Un byte
siempre consta de 8-bits, que es el tamao de palabra ms comn en
las micro-computadoras.
Capacidad.- Especifica cuntos bits puede almacenar una memoria
particular. Suponga que se tiene una memoria que puede almacenar 4096
palabras de 32-bits. Esto representa una capacidad total de 131 072-bits.
La capacidad de la memoria, tambin puede expresarse como 4096x 32.
Cuando se expresa de esta manera, el primer valor [4096] representa
el nmero de palabras y el segundo [32], el nmero de bits por palabra
[tamao de la palabra]. El nmero de palabras contenidas en una memoria
a menudo es mltiplo de 1024. Cuando se refiere a la capacidad de la
memoria, es comn utilizar la designacin 1K [= 1KILO] para representar
1 024 = 210; 1M [= 1MEGA] para representar 1 048 576 = 220; 1G [= 1GIGA]
para representar 1 073 741 824 = 230. Por tanto, una memoria que tiene
una capacidad de almacenamiento de 4Kx 32 es en realidad una memoria
de 4096x 32. As mismo, una memoria RAM de 256MBytes, tiene una capacidad
total de 256 x 1 048 576 = 268 435 456-Bytes, o 2 147 483 648-bits.
Direccin.- Nmero que identifica la localidad de una palabra en la
memoria. Cada palabra almacenada en una memoria tiene una direccin
nica. Las direcciones siempre se especifican como un nmero binario,
aunque algunas veces, por conveniencia, se utilizan nmeros hexadecimales
y decimales. La siguiente tabla ilustra una pequea memoria que consta
de ocho palabras de 4-bits/palabra. Cada una de estas ocho palabras
tiene una direccin especfica representada como un nmero de 3 bits
[A2A1A0] que vara de 0002 a 1112. Siempre que se haga referencia a una
localidad especfica de una palabra en la memoria, se utilizar su
cdigo de direccin [ADDRESS] para identificarla.
Can
- 1 96 M
H EX
D ireccin
Contenido
A
H EX
A2 A1 A0 b3 b2 b1 b0
DVD.- Digital Versatile Disk [Disco Verstil Digital] o Digital Video

Disk [Disco para Video Digital] que permite almacenar grandes volmenes
de informacin: largometrajes, audio e imagen [videos musicales], etc.
Operacin de Escritura.- Operacin por medio de la cual se coloca una nueva
informacin en cierta localidad de la memoria. Tambin se llama operacin
de almacenaje. Siempre que una palabra se escribe en una localidad
de la memoria, sta reemplaza a la palabra que se encontraba
anteriormente ah. En una operacin de escritura, el dato anteriormente
almacenado se pierde.
Ejemplo; instrucciones para la operacin de escritura.
STS
LOAD
MOV
$060,R16
060H,A
@060H,A
_
a
Destino
Origen
en este caso, el contenido de los registros R16 o A de la CPU se almacena

[carga] en la localidad de memoria 60H.
Proceso de Escritura:
1. La CPU proporciona la direccin de la localidad de memoria donde se va a almacenar
el dato.
2. La CPU coloca, en el bus de datos, la informacin que se va a almacenar.
3. La CPU genera las seales de comando apropiadas para la operacin de escritura en
la memoria.
4. La memoria decodifican la direccin de la localidad seleccionada para efectuar la
escritura.
5. La informacin que est en el bus de datos se almacena en la localidad de memoria
seleccionada.
Operacin de Lectura.- Operacin con la cual la palabra binaria almacenada

Can
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en una localidad [direccin] especfica de la memoria se la capta y

despus se la transfiere a otro dispositivo. Por ejemplo, si se desea
utilizar la palabra almacenada en la localidad-4 de la memoria de la
tabla anterior con algn fin, se tiene que realizar una operacin de
lectura en la direccin 1002. A la operacin de lectura a menudo la
se conoce como operacin de extraccin [fetch], ya que se extrae una
palabra de la memoria. Se utilizan indistintamente ambos trminos.
Ejemplo; instrucciones para la operacin de lectura.
LD S
R1 6 ,$ 0 60 H
LO A D A ,0 6 0H
MOV
A ,@ 0 6 0H
_
D estino
a
O rigen
en este caso, el contenido de la localidad de memoria 060H se carga

en el registro R16 o A de la CPU. En una operacin de lectura, la
informacin de la localidad seleccionada no se pierde.
Proceso de Lectura:
1. La CPU proporciona la direccin de la localidad de memoria donde se encuentra el
dato que se va a leer.
2. La CPU activa las seales de comando adecuadas para la operacin de lectura.
3. La memoria decodifica la direccin de la localidad seleccionada para efectuar la lectura.
4. La memoria colocan el contenido de la localidad seleccionada en el bus de datos de
donde se transfiere a la CPU.
Tiempo de Acceso.- Medida de la velocidad de operacin del dispositivo

de memoria. Es la cantidad de tiempo que se requiere para realizar
una operacin de lectura. En trminos ms especficos, es el tiempo
que transcurre entre la recepcin de una nueva direccin en la entrada
de la memoria y la disposicin de los datos en la salida. Para
especificar el tiempo de acceso se usa el smbolo tACC.
Memoria Voltil.- Cualquier tipo de memoria que requiere la aplicacin
de energa elctrica a fin de almacenar informacin. Si se retira la
energa elctrica, toda la informacin almacenada en la memoria se
perder. Muchas memorias de semiconductor son voltiles, mientras que
todas las memorias magnticas son no voltiles.
Memoria No Voltil.- Una memoria no voltil almacenada la informacin
an cuando se desconecte la energa elctrica.
Memoria de Acceso Aleatorio [RAM].- Memoria en la cual la localizacin
fsica real de una palabra de la memoria no tiene efecto sobre el tiempo
que se tarda en leer de esa localidad o escribir en ella. En otras
Can
- 1 98 -
palabras, el tiempo de acceso es el mismo para cualquier localidad

de la memoria. Muchas memorias de semiconductor y de ncleo magntico
son RAM.
Memoria de Acceso Secuencial [SAM].- Tipo de memoria en la cual el tiempo
de acceso no es constante, sino que vara segn la direccin de la
localidad. Cierta palabra almacenada se halla por sucesin a travs
de todas las localidades hasta que se llega a la direccin deseada.
Esto produce tiempos de acceso que son muchos ms largos que en una
memoria de acceso aleatorio. Algunos ejemplos de dispositivos de memoria
con acceso secuencial son la cinta y el disco magnticos, y la memoria
de burbuja magntica [MBM]. Para ilustrar la diferencia entre las
memorias SAM y RAM, considere la situacin en la que se han grabado
60 minutos de msica en una cinta de audio. Cuando desea escuchar una
meloda en particular, por lo general hay que rebobinar o adelantar
la cinta hasta encontrarla. Este proceso es relativamente lento y la
cantidad de tiempo requerido depende del sitio sobre la cinta donde
se encuentra grabada la meloda. Este es un buen ejemplo de memoria
SAM ya que se tiene que recorrer toda la informacin hasta que se
encuentre lo que se est buscando. Su contraparte RAM, es un tocadiscos
automtico [CD driver], donde es posible seleccionar cualquier meloda
al proporcionar el cdigo apropiado y la operacin siempre transcurre
en la misma cantidad de tiempo, sin importar cul sea la meloda
seleccionada.
Memoria de Lectura y Escritura [RWM].- Cualquier memoria de la que se puede
leer informacin o en la que se puede escribir en ella con la misma
facilidad.
Memoria Solo para Lectura [ROM].- Extensa clase de memorias de semiconductor
diseadas para aplicaciones donde la relacin de operaciones de lectura
a operaciones de escritura es muy alta. En trminos tcnicos, en una
ROM slo puede escribirse [programarse] una vez y esta operacin
normalmente se efecta en la fbrica. Por lo tanto, la informacin
slo puede leerse de la memoria. Otros tipos de ROM son en realidad
memorias en su mayora slo de lectura [ROM], en las que puede escribirse
ms de una vez, pero la operacin de escritura es ms complicada que
la de lectura y no se realiza a menudo. Toda memoria ROM es no voltil,
y guarda los datos an cuando se desconecte la energa elctrica.
Memoria Esttica [SRAM].- Dispositivos de memoria de semiconductor en
los cuales los datos almacenados se quedarn permanentemente guardados
en tanto se aplique energa, sin necesidad de escribir los datos
peridicamente en la memoria.
Can
- 1 99 -
Memoria Dinmica [DRAM].- Dispositivo de memoria de semiconductor en

el que los datos almacenados no quedarn permanentemente guardados,
an con energa aplicada, a menos que se los reescriba [refresque]
peridicamente en la memoria.
Memoria Flash.- Son memorias del tipo EEPROM, de alta capacidad y de
fcil transporte. Reemplazan con mucha ventaja a los diskettes, por
ejemplo una Flash USB de 1GBytes, reemplaza a un equivalente mayor
a 700 diskettes.
Memoria Cach.- Memoria de Visitas. Es una copia de las pginas
recientemente visitadas que el navegador mantiene en la computadora.
De esta manera, si el usuario necesita volver a entrar a esos sitios,
lo har a travs de su disco duro y no desde Internet. La ventaja de
este tipo de memoria es que disminuye el tiempo de carga de pginas,
la desventaja es que si se actualiza la pgina, el usuario no puede
hacerlo porque tiene la versin anterior.
Memoria Interna [Principal].- Guarda los datos e instrucciones con los que
trabaja la CPU. Es la memoria ms rpida del sistema de cmputo y,
en general, est constituida por dispositivos de memoria de
semiconductor.
Memoria Secundaria [Auxiliar].- Almacena grandes cantidades de informacin
externa a la computadora. Es ms lenta que la memoria interna y siempre
es no voltil. El disco duro [hard disk], la memoria Flash, la cinta
y los discos magnticos son dispositivos comunes de esta clase de
memoria.
MBM [Memoria de Burbuja Magntica].- Dispositivo de almacenamiento
secundario, de estado slido, de acceso secuencial, no voltil que
est formada por elementos magnticos muy pequeos [burbujas] en un
CI. Es relativamente lenta y no puede usarse como memoria interna.
Memoria de Disco-ptico [OROM].- Memoria de Disco-Compacto [CD-ROM].- Sirven
para almacenar grandes cantidades de informacin, como enciclopedias,
diccionarios, procesadores de texto, etc.
Disco ptico de Lectura/Escritura.- Emplea una superficie diferente, est
recubierta con material magntico cuyas propiedades magnticas pueden
cambiarse mediante luz lser.
Ratn [Mouse].- Dispositivo perifrico que permite trabajar fcilmente
dentro de un programa basado en Windows.
Can
- 2 00 -
Compuerta de 3-Estados.- Compuerta digital que tiene los dos estados

normales: 0L y 1L y un tercer estado de alta-impedancia [Hi-Z].
Diskette [Flopy-Disk].- Guarda informacin en una lmina de plstico
recubierta de material magntico [baja capacidad de almacenamiento]
en la actualidad ya no se utiliza.
Scanner.- Dispositivo perifrico que permite capturar imgenes o texto.
Plotter.- Dispositivo perifrico que permite imprimir imgenes o texto
en formato grande.
USB [Universal Serial Bus].- Es un tipo de conector o puerto de entrada
o salida de un computador. Transmite informacin en serie a travs
de 4-cables: uno de polarizacin, otro de tierra [comn o referencia]
y los dos restantes para los datos que se los enva en forma balanceada
[si se transmite un 1L con 2,5V, una lnea est en +2,5V y la otra en
-2,5V]. La velocidad de lectura [USB 2.0] es de 9Mbps y para escritura,
8Mbps.
Operacin General de la Memoria
1.- Seleccionar la localidad de la memoria a la que se quiere tener acceso para una
operacin de lectura o de escritura.
2.- Seleccionar la operacin que se efectuar [lectura/escritura].
3.- Proporcionar los datos de entrada que se almacenarn durante una operacin de
escritura.
4.- Retener los datos de salida que vienen de la memoria durante una operacin de lectura.
5.- Habilitar [deshabilitar] la memoria para que responda [no] a las entradas de direccin
y al comando lectura/escritura.
FIG U R A
La
5 .2
M E M O R IA 1 6 x 4
fig. 5.2 ilustra estas funciones bsicas en el diagrama
Can
- 2 01 -
simplificado de una memoria 16 x 4 [16-palabras de 4-bits cada palabra

= 64-bits de capacidad]. Como el tamao de cada palabra es de 4-bits,
hay 4-lneas para entrada de datos y 4-lneas para salida de datos.
Durante una operacin de escritura, que almacenar una palabra en la
memoria, los datos deben aplicarse a las lneas de entrada de datos.
Durante una operacin de lectura, la palabra leda desde la memoria
aparece en las lneas de salida de datos.
D IR ECCI N D E
CELD A S D E
LA M EM O R IA
LA M EM O R IA
H EX
A3
A2
A1
A0
D3
D2
D1
D0
H EX
0H
6H
1H
EH
2H
BH
3H
9H
4H
0H
5H
7H
6H
CH
7H
DH
8H
2H
9H
1H
AH
AH
BH
8H
CH
4H
DH
AH
EH
5H
FH
FH
D I R E C C I N
C O N T E N I D O
Entradas de Direccin [A3 - A0].- Se requieren N-lneas de direccin para

una memoria que tiene 2N palabras. Cada localidad de la memoria [palabra]
requiere una direccin especfica. Por ejemplo: N = 4, entonces 24 =
16 localidades [o palabras].
Entrada
[Lectura/Escritura].- Determina el tipo de operacin que realiza
la memoria. Algunas memorias tienen lneas separadas para

lectura/escritura. Cuando solo se dispone de una entrada
, entonces
= 1 implica lectura y cuando
= 0, significa escritura. La operacin
de escritura reemplaza al dato que estuvo anteriormente ah. La operacin
de lectura no destruye al dato que estuvo almacenado.
Habilitacin de la Memoria.- [CE (Chip Enable), CS (Chip Select), ME (Memory
Enable), etc.]. Entrada que permite deshabilitar toda o parte de la
memoria de modo que no responda a las otras entradas. Normalmente la
memoria se habilita con 0L y se deshabilita con 1L, [aunque existen
Can
- 2 02 -
memorias que funcionan al contario]. Esta entrada es muy til cuando

se combinan varios mdulos de memoria para formar una de mayor capacidad.
Tipos de Memoria
- Memoria de Acceso Secuencial [SAM]
- Memoria de Acceso Aleatorio [RAM]
- Memoria Solo para Lectura
[ROM]
Memorias de Acceso Secuencial [SAM = Secuential Access Memory] .- La

caracterstica principal de las memorias de acceso secuencial, es que
las palabras se escriben y se leen en secuencia. Esta es la principal
limitacin de este tipo de memoria. Una ventaja de estas memorias es
que son relativamente baratas y muy eficientes cuando es posible
[conviene] escribir los datos en la memoria en el mismo orden en que
se los utilizar posteriormente. Algunos ejemplos de memorias de acceso
secuencial son
S
S
S
S
S
Cintas de papel perforado

Cintas magnticas
Discos magnticos
Discos compactos [CD, DVD o Blu-Ray].
Memorias con registros de desplazamiento: LIFO [Last In - First Out] y FIFO [Firts
In - First Out] [Stacks o Pilas]
Memorias de Acceso Aleatorio [RAM = Random Access Memory].- Las palabras

se almacenan en localidades. Para referirse a una localidad particular
hay que indicar la direccin de esa localidad, para la escritura de
datos en una localidad direccionada o para sacar el dato, es decir,
lectura desde una localidad direccionada. El tiempo necesario para
completar la operacin de escritura de una palabra en la memoria se
denomina tiempo de acceso-de-escritura (y el correspondiente para lectura
tiempo de acceso-de-lectura). Asumir que se debe escribir o leer una
palabra desde una localidad de la memoria, suponer, adems, que se
pone atencin en una segunda localidad tomada al azar, y se quiere
acceder a esa localidad para lectura o escritura. En una memoria de
acceso aleatorio, el tiempo de acceso a la segunda localidad es el
mismo que para todas las localidades. Esta situacin es diferente en
el caso de las memorias de acceso secuencial, en las que el tiempo
de acceso depende de su ubicacin respecto de la primera localidad
accedida.
Memoria Solo para Lectura [ROM = Read Only Memory].- Es un tipo de memoria
de acceso al azar. La ROM difiere de la RAM en que en la ROM no se
puede escribir informacin mientras est operando el sistema, es decir,
en tiempo real. El contenido de la memoria generalmente lo establece
Can
- 2 03 -
el fabricante o el usuario y posteriormente no se puede alterar. Tipos

de ROM: [ROM = Read-Only Memory; PROM = Programmable-ROM; EPROM =
Erasable-ROM; EEPROM = Electrical-EPROM, Flash, todas ellas tiene la
denominacin comn de memorias ROM].
MEMORIA SLO PARA LECTURA [ROM]

Una memoria slo para lectura es un dispositivo que almacena informacin
en forma permanente. Esto es, hay una operacin inicial durante la
cual se escribe la informacin en la memoria y de ah, la memoria es
slo para lectura y no se puede volver a escribir en ella. Generalmente
la informacin la pone el fabricante de la ROM. Sin embargo, hay memorias
que permiten al usuario escribir la informacin, a tales memorias se
las conoce como memorias programables (PROM = Programmable-ROM). Tambin
hay memorias ROM en las que puede cambiarse la informacin. Sin embargo,
en tales casos, la operacin de escritura requiere un tiempo que es
mucho mayor que el tiempo requerido para lectura. Tales dispositivos
[conocidos como PROM borrables EPROM] son ROM en el sentido de que
para cambiar la informacin, es necesario interrumpir el proceso digital
en el que est involucrada la memoria.
La caracterstica ms importante de las ROM es que la informacin
almacenada no se pierde aunque se interrumpa la energa elctrica.
A estas memorias se las conoce como no-voltiles. En contraste, las
RAM son memorias voltiles.
Aplicaciones de las ROM .- En los Sistemas Digitales, las ROM tienen

un campo muy amplio de aplicaciones. Se las utiliza en
Realizacin de tablas de verdad arbitrarias que requieren muchas
variables de entrada y de salida, en este caso, la ROM reemplaza una
gran cantidad de compuertas lgicas, de modo que una ROM puede ser
mucho ms conveniente en tamao, conexiones, peso y costo.
Las ROM se utilizan ampliamente en conversin de cdigos para displays
alfanumricos, o generacin de caracteres. Los caracteres alfanumricos
en un monitor en general se presentan como un grupo de puntos.
Dependiendo del carcter presentado, algunos puntos son luminosos
mientras que otros son oscuros. Cada carcter debe ajustarse a un
patrn de puntos que generalmente se disponen como una matriz: 5X 7,
7X 9, etc. El modelo de puntos de cada carcter puede representarse
como un cdigo binario [es decir, punto luminoso = 1; punto oscuro
= 0].
Para producir resultados que podran obtenerse mediante clculos que
involucran una secuencia de operaciones aritmticas, por ejemplo:
multiplicacin, divisin, evaluacin de funciones trigonomtricas
Can
- 2 04 -
o logartmicas.
Para almacenar programas de las microcomputadoras (Firmware, ROM-BIOS),
lenguajes de programacin: BASIC, etc.
Sistemas Operativos. Memoria de arranque; las grandes computadoras
y las personales no tienen el OS [Operanting System] en la ROM sino
en CD o DVD. En ese caso, se utiliza la ROM para almacenar un pequeo
programa de arranque que sirve para inicializar la circuitera interna
y externa del computador.
Juegos electrnicos.
Cajas registradoras.
Inyeccin de combustible en automviles controlados con microprocesador.
Tabla trigonomtrica.- El CI-MM4220BM de la National Semiconductors
almacena la funcin seno para ngulos entre 0 y 90. La ROM se organiza
como una memoria de 128x 8 con 7 lneas para direccin y 8 lneas para
datos. Las entradas representan el ngulo en incrementos de
aproximadamente 0,7. La direccin 000 0000 = 0; la direccin 000
0001 = 0,7; la direccin 000 0010 = 0,14; as sucesivamente hasta
la direccin 111 1111 = 89,3. Las salidas de datos representan el
valor aproximado de la funcin seno del ngulo. Para la direccin
100 0000 = 45, la salida es 1011 0101, puesto que la funcin seno
es menor que la unidad, estos valores se interpretan como un fraccin,
esto es, como 0,1011 0101 que equivale al 0,707 = sen 45.
F IG U R A
5 .3
A P L IC A C I N D E M EM O R IA S R O M [G E N ER A D O R D E F U N C IO N ES ]
La fig. 5.3 muestra una memoria ROM utilizada como un circuito para
generar una funcin sinusoidal. El generador de funciones es un circuito
que produce formas de onda: sinusoidales, triangulares, dientes de
sierra, cuadradas, etc. La fig. 5.3 muestra cmo utilizar una tabla
de bsqueda en ROM y un convertidor de Digital-a-Analgico (DAC) para
generar una onda sinusoidal.
En este caso, la ROM guarda 256 valores diferentes de 8-bits que
corresponden a la forma de onda, [es decir, a un punto con diferente
voltaje sobre la onda sinusoidal]. El contador de 8-bits recibe de
manera continua la seal de reloj y con esto proporciona en forma
secuencial las direcciones de entrada a la ROM. Conforme el contador
recorre sus 256 estados, que generan 256 direcciones, la ROM da salida
a 256 puntos al DAC. La salida del DAC ser una forma de onda escalonada
con 256 valores de voltaje analgicos diferentes, los que corresponden
Can
- 2 05 -
a los datos. El filtro pasa bajos reduce la amplitud de los pasos de

salida del DAC para producir una forma de onda casi lisa. Circuitos
como este se emplean en algunos generadores de funciones comerciales.
La misma idea se utiliza en algunos sintetizadores de voz, donde la
forma de onda digitalizada de la voz se almacena en una ROM.
La ROM como Encoder .- Un encoder es una estructura con compuertas

lgicas que tienen M entradas: I0, I1, ..., IM-1 y K salidas: D0, D1,
..., DK-1. Es necesario que en cualquier instante una sola entrada
individual, por ejemplo, Ii sea igual a 1 [Ii = 1L] mientras que todas
las dems estn en nivel bajo [0L]. [Alternativamente, se puede tener
Ii = 0L y todas las dems entradas a 1L]. Correspondiente a cada Ii,
que puede estar a 1L, las K-salidas tomarn el nivel lgico D0, D1,
..., DK-1.
Z3
Z2
Z1
Z0
D7
D6
D5
D4
D3
D2
D1
D0
D IR E C C I N
C O N T E N I D O
M
D7 = Z0 + Z1 + Z3
D3 = Z0 + Z2
D6 = Z0 + Z3
D 2 = Z 0 + Z 2 + Z3
D 5 = Z2 + Z3
D 1 = Z0 + Z1 + Z 2
D 4 = Z1 + Z3
D 0 = Z0 + Z1
FIG UR A
5.4
M EM O RIA RO M CO M O ENCO D ER
La fig. 5.4 muestra la estructura lgica de un encoder, en ella se

muestra la tabla de funcin y su implementacin con compuertas OR.
Can
- 2 06 -
La ROM indicada almacena 4-palabras de 8-bits cada palabra.

Esto es, el encoder acepta la entrada Zi <nica> = 1L e identifica
esta situacin mediante la palabra cdigo D0, D1, ..., DK-1; o si
al encoder se lo mira en su aplicacin como memoria, la localidad de
almacenamiento Zma se direcciona poniendo Zi<nica> = 1L y la ROM responde
presentando en sus salidas la palabra almacenada en esa localidad.
Generalmente la direccin de una palabra almacenada se la da en un
sistema hexadecimal o como una palabra codificada en binario. Entonces
es necesario poner entre la direccin codificada en binario y la ROM
un dispositivo que tome en cuenta la direccin y genere una salida
simple correspondiente a una lnea individual.
Tal dispositivo realiza la funcin de un decodificador. La fig. 5.5

muestra el diagrama de bloque de tal decodificador y la fig. 5.6 el
circuito con compuertas AND.
En las memorias comerciales, el decodificador se encuentra incluido

en el CI, de manera que no hay que preocuparse por disear el
decodificador de direccin.
Can
- 2 07 -
FIG U RA 5.8 M EM O R IA RO M CO N M ATRIZ DE DIOD O S
Esto disminuye grandemente el nmero de lneas de direccin que seran

necesarias en el chip. La fig. 5.7 muestra el diagrama de bloques de
una memoria ROM como encoder en la que se incluye el decodificador
de direccin.
La fig. 5.8 muestra a la memoria ROM, implementada con una matriz
de diodos.
FIG UR A
5.9
M EM O RIA P R O M CO N M A TR IZ D E D IO D O S
La fig. 5.9 muestra una memoria ROM programable por el usuario [PROM],
para lo cual habr que eliminar [quemar] los fusibles de los diodos
que no se requieren para la informacin que se desea almacenar. Se
observa que la memoria vaca almacena unos [todo unos], lo que se debe
programar son los ceros.
Can
- 2 08 -
FIG UR A 5 .9
M EM O RIA P R O M CO N M A TR IZ D E D IO D O S
En la fig. 5.10 se han sustituido los diodos por transistores NPN,

en este caso, la juntura BE funciona como un diodo, debido a que los
colectores estn conectados a VCC.
FIG U R A
5 .1 0
R O M C O N M A T R IZ D E TR A N S IS TO R E S B J T
La implementacin de una PROM con transistores BJT se realiza la

Can
- 2 09 -
matriz completa con BJTs con fusibles en la Base de los transistores.

En la fig. 5.11, los transistores NPN se reemplazan por E-MOSFETs,
las resistencias tambin se sustituyen por E-MOSFETs que trabajan en
la regin hmica [resistencia dinmica].
FIG UR A
5.1 1
RO M N -M O S
EPROM [ROM programable y borrable o alterable].- Tambin se la conoce

como UV-EPROM porque se la borra con luz ultravioleta, utiliza transistores E-MOSFET con Compuerta flotante [(Floating-Gate FG), cada
transistor es de un tipo de MOSFET conocido como FAMOS = Floating-gate
Avalanche-injection Metal Oxide Silicon].
Can
FIG UR A
5.1 2
- 2 10 -
A R Q U ITECTU R A D E UN A EP R O M 8x8 FA M O S
La fig. 5.12 muestra la arquitectura de una EPROM [8x 8] N-MOSFET de

compuerta flotante. La fig. 5.13 muestra un E-MOSFET-FAMOS, un tipo
de transistor en el que la Compuerta en operacin normal est
completamente aislada [rodeada de material aislante de muy alta
impedancia O2Si] y separada de conexin elctrica de cualquier otra
parte del CI.
FIG U R A 5.1 4 M EM O R IA
EP R O M
FIG UR A
FA M O S
5.1 3
TR A N SISTO R
Can
- 2 11 -
Es posible establecer una carga negativa entre las Compuertas [fija

y flotante] aplicando un alto voltaje [prximo a la ruptura de la capa
de O2Si] entre el Drenaje [Drain] y la Compuerta [Gate]. La carga negativa
insertada entre las Compuertas mediante este tratamiento, deja al
correspondiente transistor con un canal conductor. La EPROM se borra
exponindola a luz ultravioleta de cierta longitud de onda, que sirve
para descargar las Compuertas cargadas y que permite que la Compuerta
flotante se haga ligeramente conductora; para esto, la EPROM se aloja
en un chip con ventana de cuarzo [fig. 5.14] a travs de la que pasa
la luz ultravioleta que borra a la EPROM. Una vez que se borra la
informacin, la EPROM almacena 1s. La EPROM puede ser programada por
el usuario y puede borrarse y reprogramarse algunas veces. Cuando est
programada, la EPROM es una memoria no voltil.
Compuertas de 3-Estados.- El circuito que se muestra en la fig. 5.15
corresponde a un buffer-inversor de 3-estados TTL. Cuando la entrada
de habilitacin [G] est en 1L, la salida es Y =
. Cuando G = 0L,
la salida se pone en alta impedancia. Tambin se indica el smbolo
lgico.
FIG UR A
5.1 5
CO M P U ER TA N O T TTL D E 3-ESTA D O S
EEPROM [ROM programable y borrable Elctricamente].- Se basa en el

mismo principio de las memorias EPROM, solo que en los transistores
FAMOS, la capa de dixido de silicio, es ms delgada por lo que las
cargas que se almacena entre las Compuertas fija y flotante, pueden
eliminarse con un voltaje negativo.
Memoria EPROM 2732.- Como ejemplo para estudio se ha tomado la 2732,
que es una EPROM-NMOS de 4Kx 8 [4K-Bytes] y que en funcionamiento normal
utiliza una sola fuente de polarizacin de +5V. La fig. 5.16 muestra
Can
- 2 12 -
la distribucin de pines de la EPROM-2732.
FIG U R A 5.1 6 D ISTR IB U CI N D E P IN ES D E LA M EM O R IA

EP RO M 273 2 D E 4 KB YTES
MODO
/VPP SALIDAS
VIL = TTL-Bajo
Lectura/Verificacin
VIL
VIL
DATO-sal. VIH = TTL-Alto
DESHABILITAR
salida
VIL
VIH
Alta-Z
X = No importa
VPP = 21V Nominal
ESPERA
VIH
Alta-Z
Modo de espera = 175mW
PROGRAMA
VIL
VPP
DATO-ent. Modo Normal = 500mW
La tabla de funcin anterior es la que proporciona el fabricante

para la memoria EPROM-2732.
Ciclo de Programacin y Verificacin [Temporizacin] de la EPROM-2732.- La fig.
2.17 muestra el diagrama de la temporizacin de la EPROM 2732.
Can
- 2 13 -
Donde
1. Al tiempo t1, se pone la direccin de la localidad donde se quiere almacenar la palabra.
2. Al mismo tiempo, en la entrada
se aplica el pulso VPP [21V].
3. Simultneamente, se ponen los datos en el bus de datos [que en este modo, funciona
como entrada de datos], porque VPP aplicado a
desactiva los buffers de salida
de datos.
4. Cuando se estabilizan los datos, se aplica un pulso de nivel bajo en
5. Termina la programacin,
regresa al estado alto y
[twp = 50ms].
pasa al estado bajo. Las
lneas de datos pasan al estado de alta-Z [alta-impedancia].

6. Por ltimo, se verifica que la palabra de datos se haya escrito de manera correcta en
la localidad de memoria seleccionada. El modo de verificacin es similar a un proceso
de lectura. La entrada
se mantiene en 0L y se aplica un pulso de nivel bajo en la
entrada
al tiempo t3. Lo anterior hace que la circuitera interna de la EPROM lleve
el dato desde la localidad de memoria seleccionada hacia los buffers de salida, donde
puede leerse.
La EPROM de la fig. 5.18 corresponde a una memoria de 256 K-bits

distribuidos en un arreglo de 32K x 8 [32KBytes] para lo que se necesitan
15 lneas de direccin [A14-A0]. En este caso, se dispone de una lnea
OE independiente de VPP. Las otras lneas son similares a las de la
EPROM 2732. La programacin se la realiza de la misma manera que antes.
FIG U R A 5.1 8 D ISTR IB U CI N D E P IN ES D E LA M EM O R IA

EP R O M 27 C2 5 6 D E 3 2 K B YTES
Memorias Slo para Lectura CMOS EPROM.- Tericamente el proceso de grabado

y borrado de una celda CMOS es reversible hasta el infinito. En la
prctica, las memorias EPROM empiezan a dar problemas a partir de los
Can
- 2 14 -
1000 ciclos de programacin y borrado, [suficiente para las necesidades

de la mayora de los usuarios].
Se debe tener en cuenta que fuentes de luz habituales en el entorno,
como lmparas fluorescentes o la luz solar, tambin emiten energa
en longitudes de onda del UV, aunque en mucha menor medida. No obstante
es aconsejable proteger la ventana de una EPROM con un adhesivo opaco,
para evitar que este tipo de luz degrade el contenido de la memoria.
En cuanto al voltaje de programacin, es necesario saber con qu
tipo de memoria se trabaja. Las primeras memorias de este tipo
necesitaban voltajes de programacin de 25VDC. Versiones ms modernas
permiten voltajes de programacin de 12,5VDC.
En cuanto a los tiempos de acceso, las primeras memorias de tipo
MOS ofrecan unos tiempos de acceso del orden de 200ns. En la actualidad,
los tiempos de acceso se han reducido considerablemente, y son
comparables a las memorias bipolares, por lo que stas han cado en
desuso.
FIG UR A
5.19
EPR O M 27C 25 6 D E 32 K B YTES
La organizacin y la distribucin de pines de

muestran en la fig. 5.19. En ella se observan las
[A14-A0], las lneas de datos [D7-D0], una lnea
integrado [ ] y la lnea de habilitacin de las
la EPROM 27C256 se
lneas de direccin
de habilitacin del
salidas [ ]. En el
encapsulado, adems se pueden ver las lneas de polarizacin y del

voltaje de programacin VPP.
La fig. 5.20 muestra el modo de operacin mediante el diagrama de
temporizacin de una memoria EPROM. En el diagrama se observa que es
necesario un tiempo de habilitacin del chip [tCE] para que los datos
se presenten de manera estable en la salida. As mismo, mientras la
lnea
se encuentra en nivel alto, la salida de la memoria est en
Can
- 2 15 -
alta impedancia [HI-Z].
Adems del modo de operacin de lectura de datos, las EPROM disponen

de otros modos, entre los que se encuentra el modo de programacin,
para escribir nueva informacin; el modo de inhabilitacin de la salida,
esta se pone en alta impedancia; el modo de reposo, que permite menor
consuno de energa, etc.
F U N C I N D E L O S P IN ES 1
MODO
CE
OE
VP P
A0
A9
L EER
V IL
V IL
VCC
A0
A9
D ES H A B IL ITA R S A L ID A S
V IL
V IH
VCC
S T A N D -B Y
[T T L ]
S A L ID A S
S A L ID A D E D A T O S
A L T A -Z
V IH
VCC
PROGRAM A
V IL P
V IH P
VPP
A0
A9
EN T R A D A D E D A T O S
V ER IF IC A C I N P R O P G R A M A
V IH P
V IL P
VPP
A0
A9
S A L ID A D E D A T O S
D ES B H A B IL ITA R P R O G R A M A
V IH P
V IH P
VPP
L EER ID EN T IF IC A C I N [M F G ]
L EER ID EN T IF IC A C I N [D EV ] 2
V IL
V IL
VCC
VL
V IL
V IL
VCC
V IH
A L T A -Z
A L T A -Z
3
34H
VH V3
1FH
VHV
1 . P U ED E SER VIL O VIH

2 . VH V = 1 2V 0 ,5 V
3 . A 1 - A 8 y A1 0 - A 1 4 = VIL
Versiones ms complejas incluyen el modo de verificacin de la

programacin, que permite comprobar que el dato que se escribi es
el correcto. Este modo asegura la correcta programacin de las memorias
y es til para memorias de gran capacidad de almacenamiento [por ejemplo
1Mbyte]. En el modo de verificacin la memoria permanece en modo de
lectura mientras se aplica el voltaje de programacin. Esto permite
verificar muy rpidamente la programacin correcta o incorrecta del
dato.
El modo de identificacin automtica [Signature] permite leer una
zona concreta de la memoria, en la cual estn codificadas de forma
particular el nombre del fabricante y el tipo de memoria. Las lneas
Can
- 2 16 -
de datos proporcionan el cdigo del fabricante cuando A0 est en nivel

bajo [0L] y el cdigo de la memoria cuando A0 est en nivel alto [1L].
Las EPROMs almacenan bits de datos en celdas formadas a partir de
transistores FAMOS [Floating Gate Avalanche-Injection Metal-Oxide
Semiconductor] de carga almacenada.
Estos transistores son similares a los transistores de efecto de
campo [FETs] canal-P, pero tienen dos Compuertas. La Compuerta interior
o flotante est completamente rodeada por una capa aislante de dixido
de silicio; la Compuerta exterior o Compuerta de control [o fija] es
la efectivamente conectada a la circuitera externa.
La cantidad de carga elctrica almacenada sobre la Compuerta flotante
determina que el bit de la celda contenga un 1 o un 0; las celdas
cargadas almacenan un 0, mientras que las que no lo estn, almacenan
un 1.
Tal como las EPROMs salen de la fbrica, todas las celdas se encuentran
descargadas, por lo cual el bit asociado es un 1; de ah que una EPROM
virgen presente el valor hexadecimal FF en todas sus localidades.
Cuando se debe cambiar [programar] el bit de una celda de uno a cero,
se hace pasar una corriente a travs del canal de transistor desde
la Fuente [Source] hacia la Compuerta [Gate] (los electrones siguen
el camino inverso). Al mismo tiempo se aplica un voltaje relativamente
alto sobre la compuerta de control del MOSFET, crendose de esta manera
un campo elctrico fuerte dentro de las capas del material semiconductor.
Ante la presencia de este campo elctrico fuerte, algunos de los
electrones que pasan el canal Fuente-Compuerta ganan suficiente energa
como para formar un tnel y atravesar la capa de dixido de silicio
que normalmente asla la Compuerta flotante.
En la medida que estos electrones se acumulan en la Compuerta flotante,
dicha Compuerta toma carga negativa, lo que finalmente produce que
la celda tenga un 0.
Como se mencion anteriormente, el proceso de borrado de los datos
contenidos en una EPROM se lleva a cabo exponiendo la misma a luz
ultravioleta. El punto reside en que la misma contiene fotones [Cuantos
de energa electromagntica] de energa relativamente alta.
Los fotones incidentes excitan los electrones almacenados en la
Compuerta flotante hacia un estado de energa lo suficientemente alta
como para que los mismos puedan formar un tnel a travs de la capa
aislante y escapar de la Compuerta flotante, lo que descarga la misma
y retorna la celda al estado 1.
Programacin de las EPROM.- Para la programacin de este tipo de memorias
es necesario respetar los cronogramas de grabado que indican los
fabricantes. Para memorias de tamao pequeo es suficiente con utilizar
programadores que siguen estos cronogramas, en los cuales el tiempo
de grabado por byte es del orden de 100ms.
Can
- 2 17 -
Para memorias de mayor capacidad este tiempo se hace demasiado largo

[una memoria CI-27512 necesitara casi dos horas], por lo que es
necesario el desarrollo de algoritmos de programacin ms rpidos.
Estos algoritmos slo se encuentran en los programadores comerciales,
y dependen de cada dispositivo y de cada fabricante.
PROM Elctricamente Borrable [EEPROM].- Se desarroll al rededor

de 1980 como una mejora de la EPROM. Aprovecha la misma estructura
de Compuerta flotante de la EPROM y agrega la caracterstica de borrado
elctrico mediante la adicin de una delgada regin de xido sobre
el Drenaje de la celda de memoria MOSFET. Aplicando un alto voltaje
[21V] entre la Compuerta y el Drenaje del MOSFET, puede inducirse una
carga a la Compuerta flotante, donde permanecer aun cuando se suspenda
el suministro de energa. La inversin del mismo voltaje produce la
eliminacin de las cargas capturadas en la Compuerta flotante y borra
la celda. Debido a que el mecanismo de transporte de cargas requiere
corrientes bajas, la programacin y el borrado de una EEPROM puede
hacerse, por lo general, en el circuito de trabajo.
FIG U R A 5.2 1 M EM O R IA
EEPR O M D E 8KB ytes
La circuitera interna borra de manera automtica las celdas

correspondientes en la localidad de memoria antes de escribir los nuevos
datos.
<
E N TR A D A S
Tiem po de borra d o co m p le to d e una E E P RO M ,

a p ro xim a d a m e nte 1 0 m s [e n e l circ uito ].
<
Tie m p o d e p ro g ra m a c i n d e una lo c a lid a d d e
<
Intel 2 8 1 6 , E E P R O M d e 2 K x8 [T ACC = 2 5 0 ns]
<
Intel 2 8 6 4 , E E P R O M d e 8 K x8
E E P R O M , a p roxim a d a m e nte 1 0 m s.
MODO
S A L ID A S
L E C TU R A
V IL
V IL
V IH
D a to -S a l
ESCRITURA
V IL
V IH
V IL
D a to -E nt
ESPERA
V IH
A lta -Z
Debido a que la EEPROM puede borrarse y reprogramanse aplicando voltajes

adecuados, no se necesita retirarla del circuito del que forma parte,
siempre que los componentes de soporte adicionales sean parte de la
Can
- 2 18 -
circuitera. La circuitera de soporte incluye el voltaje de programacin

de 21V [VPP], que usualmente se genera a partir de la fuente de +5V
mediante un convertidor DC-DC y la circuitera para controlar la
temporizacin y secuencia de 10ms para las operaciones de borrado y
programacin.
Memoria RPROM o EEPROM.- Los datos contenidos en este CI se borran
elctricamente si se aplican a las entradas valores de voltaje adecuados.
Para el borrado de los circuitos RPROM, como para la programacin,
se necesita un programador especial. Las memorias EEPROM no pueden
tratarse como si fuesen RAM no voltiles, pues aunque pueden leerse
igual que una ROM o RAM, su escritura es un proceso mucho ms lento
y que requiere voltajes y corrientes ms elevados que en la lectura.
Las memorias EEPROM se emplean principalmente para almacenar programas,
aunque en la actualidad es cada vez ms frecuente el uso de combinaciones
RAM + EEPROM, utilizando estas ltimas como memorias de seguridad que
guardan el contenido de las RAM. Una vez reanudada la alimentacin,
el contenido de la EEPROM se vuelve a copiar en la RAM. Las soluciones
de este tipo, sustituyen a las clsicas RAM + batera [NVRAM] puesto
que presentan muchos menos problemas.
Memoria FLASH.- Son dispositivos evolucionados de las EPROM, en las
que se accede a la informacin por bloques. Para grabar un bloque de
datos en una memoria FLASH, primero es necesario borrarlo completamente,
luego se escriben los nuevos datos. Los bloques suelen ser de 512 Bytes
a 56KBytes. Las memorias FLASH USB contienen varios CIs de memoria
FLASH con un controlador y una interfaz tipo USB. Emulan el
comportamiento de un disco magntico.
Los bloques de memoria se asocian a sectores de disco de 512 Bytes,
escribindose y leyndose por bloques. En la memoria FLASH se genera
un archivo que indica el contenido de la memoria en cuanto a directorios
[carpetas] y archivos que tiene almacenados, as como la ubicacin
de los archivos dentro de la memoria. Este tipo de memoria es muy popular
y conveniente porque reemplaza una gran cantidad de diskettes en un
espacio fsico muy pequeo y a un costo muy adecuado. Adems, son del
tipo Plug & Play. Los Sistemas Operativos actuales las reconocen
fcilmente.
El grfico de la fig. 5.22 muestra la implementacin en diagrama de
bloques de una memoria FLASH del tipo USB. Puede verse el bloque de
memoria propiamente dicho y la circuitera adicional para facilitar
la conexin al computador.
Can
- 2 19 -
FIG U R A 5 .2 2 D IA G R A M A D E B LO QUES DE UNA M EM O R IA FLA S H U S B
Se trata de una memoria no voltil, de bajo consumo, en la que se

puede escribir y borrar. Funciona como una ROM y una RAM pero consume
menos energa y es ms pequea. A diferencia de la ROM, la memoria
FLASH es programable en el circuito. Es ms rpida y de mayor densidad
que la EEPROM. La alternativa FLASH est recomendada frente a la EEPROM
cuando se precisa de gran cantidad de memoria no voltil de programa.
Es ms veloz y tolera ms ciclos de escritura/borrado.
Las memorias EEPROM y FLASH son muy tiles al permitir que los
microcontroladores que las incorporan puedan ser reprogramados en el
circuito, es decir, sin tener que sacar el CI de la tarjeta.
RAM DE SEMICONDUCTOR
El trmino RAM significa memoria de acceso aleatorio [Random Access
Memory], lo que quiere decir que se puede tener fcil acceso a cualquier
localidad de memoria. Muchos tipos de memoria pueden clasificarse como
de acceso aleatorio, pero cuando el trmino RAM se utiliza con memorias
de semiconductor, generalmente se considera que significa memoria de
lectura y escritura (RWM) en contraste con la ROM. Ya que es una prctica
comn usar el trmino RAM para referirse a la RWM de semiconductor,
se lo utilizar de aqu en adelante.
Las RAM se emplean en las computadoras como dispositivos de
almacenamiento temporal para programas y datos. El contenido de muchas
de las localidades de la RAM se leer o escribir en ellas a medida
que la computadora ejecuta un programa. Esto requiere que la RAM tenga
ciclos de lectura y escritura rpidos para que no reduzca la velocidad
de operacin de la computadora.
La mayor desventaja de las RAM es que son voltiles, es decir, que
pierden toda la informacin contenida en ellas si se interrumpe la
energa. Sin embargo, algunas RAM-CMOS emplean una pequea cantidad
de energa en el modo de espera [ninguna tarea de escritura o lectura],
que se las puede alimentar con bateras cada vez que se interrumpe
la fuente de alimentacin principal, reciben el nombre de NVRAM [RAM
no voltiles]. Por supuesto, la ventaja principal de las RAM es que
se puede escribir en ellas y se puede leer de ellas muy rpidamente
Can
- 2 20 -
y con la misma facilidad, las veces que sea necesario.
Arquitectura de la RAM .- Como sucede con la ROM, es til pensar que

la RAM consta de varios registros, cada uno de los cuales almacena
una sola palabra de datos y con una direccin nica. Las RAM comnmente
vienen con capacidades de 1K, 4K, 8K, 16K, 32K, 64K, 128K, 256K, etc.
y tamaos de palabras de 1-, 4- u 8-bits. Como se observar ms adelante,
la capacidad de palabra y tamao de estas puede expandirse combinando
circuitos integrados.
FIG U R A
5 .2 3
A R Q U ITE CTU R A D E U N A R A M D E 3 2 x 4
La fig. 5.23 muestra la arquitectura simplificada de una RAM que

almacena 32-palabras de 4-bits [memoria de 32x 4]. Estas palabras tienen
direcciones que van desde 0 hasta 3110. A fin de seleccionar una de
las 32 localidades para leer o escribir, se aplica un cdigo binario
a un circuito decodificador de direccin. Puesto que 32 = 25, el
decodificador requiere de un cdigo de entrada de 5-bits.
Cada cdigo de direccin activa una determinada salida del decodificador
la que, a su vez, habilita su correspondiente registro. Por ejemplo,
si el cdigo de direccin es
A4 A3A2A1A0 = 1 10102 [1AH = 2610]
como 1 10102 = 1AH = 2610, la salida 26 del decodificador pasar al estado
alto, seleccionando el registro [localidad] 26 para una operacin de
lectura o de escritura.
Terminales Comunes de Entrada/Salida.- A fin de disminuir el nmero de
Can
- 2 21 -
pines en el encapsulado del CI. Los fabricantes a menudo combinan las

funciones de entrada y salida de datos utilizando pines comunes de
entrada/salida.
F IG UR A 5.24 TR AN S C E IV E R
La entrada
controla la funcin de estos pines I/O [E/S]. Durante
una operacin de lectura, los pines E/S actan como salidas de datos
que reproducen el contenido de la localidad seleccionada.
Durante una operacin de escritura, los pines E/S actan como entradas
de datos. Como se ve en la fig. 5.24, para que no haya interferencia
entre los datos que entran y los que salen, se utilizan buffers de
3-estados, esta clase de arreglo se denomina transceiver.
Se puede observar por qu se hace esto considerando el CI de la fig.
5.23. Con pines de entrada/salida separados, se requiere un total de
17 pines [incluyendo tierra y fuente de polarizacin], con 4-pines
comunes E/S, slo se necesitan 13-pines. La disminucin del nmero
de pines se hace ms significante en CIs con palabras de mayor tamao.
FIG U R A 5 .2 5 A R Q U ITE CTU R A D E UNA SRAM 2x2 CO N

B U S D E D A TO S B ID IR ECCIO N A L
La fig. 5.25 muestra una memoria SRAM 2x 2 implementada con Flip-Flops

de estado slido. El bus de datos es bidireccional, para esto se utilizan
los buffers de 3-estados tanto para la entrada como para la salida
de datos. El decodificador de direccin interno junto con las lneas
de comando permiten que solo se activen los buffers correspondientes
al evento que se desea. La siguiente tabla muestra los modos de operacin
Can
- 2 22 -
de la memoria de la fig. 5.25. Cuando la lnea est en 1L, los buffers

correspondientes de Ent/Sal de la memoria quedan en alta impedancia.
CE
FU N CI N
Escrib e en la Loc. 0
Escrib e en la Loc. 1
Lee la Loc. 0
Lee la Loc. 0
A lta -Z
a ) FLIP -FLO P B JT
b ) FLIP -FLO P M O SFET-N
FIG U RA 5.2 6 CELD A DE M EM O R IA SR A M
Las figs. 5.26 a) y b) muestran una celda de memoria con transistores

BJT y con MOSFET respectivamente.
FIG U R A
5 .2 7
A R Q U ITE CTU R A D E U N A S R A M 4 x 4
Can
- 2 23 -
La fig. 5.27 corresponde a la arquitectura de una memoria SRAM 4x 4

de semiconductor, se requieren dos lneas de direccin, dos lneas
para Ent/Sal de datos, dos lneas de comando
y
.
Operacin de Escritura.- Para escribir una nueva palabra de 4-bits en el
registro seleccionado, se requiere que
= 0L y
= 0L. Esta
combinacin habilita los buffers de entrada de manera que la palabra

de 2-bits aplicada a las entradas de datos se guardar en el registro
seleccionado.
= 0L, tambin deshabilita los buffers de salida que
son de 3-estados, de manera que las salidas de datos se encuentren

en estado de alta-Z durante una operacin de escritura. La operacin
de escritura, desde luego, destruye la palabra que estuvo almacenada
antes en esa localidad.
Operacin de Lectura.- El cdigo de direccin selecciona un registro de
la memoria para leer o escribir. A fin de leer el contenido del registro
1
seleccionado, la entrada LECTURA/ESCRITURA [
] debe ser 1L. Adems,
la entrada
[seleccin del CI] debe estar activada [0L, en este caso].
La combinacin de
= 1L y CS = 0L, habilita los buffers de salida
de manera que el contenido del registro seleccionado aparecer en las

2-salidas de datos.
= 1L, tambin deshabilita a los buffers de
entrada de manera que las entradas de datos no afecten el contenido

de la memoria durante la operacin de lectura.
Habilitacin del CI.- Muchos circuitos de memoria tienen una o ms entradas
que se usan para habilitar o deshabilitar al circuito en su totalidad.
En el modo deshabilitado, todas las entradas y salidas de datos se
deshabilitan [alta-Z], de manera que no se puede ejecutar ninguna
operacin ni de lectura ni de escritura. La razn para tener varias
entradas
se aclarar cuando se combinen CIs de memoria para obtener
memorias de mayor capacidad. Note que muchos fabricantes llaman
[Chip
Enable] a estas entradas. Cuando las entradas

o
se encuentran
en su estado activo, se dice que se ha seleccionado el CI de memoria;
de otro modo se dice que no est seleccionado. Muchos CIs de memoria
estn diseados para consumir una potencia mucho menor cuando no estn
seleccionados. En grandes sistemas de memoria, para una operacin dada
de memoria, sern seleccionados uno o ms CIs de memoria mientras que
A lg un os fa b rica ntes de CIs, utiliza n el sm b olo
[ha b ilitacin d e escritura] o
en vez de
. En cua lq uier ca so,
la op era cin es la m ism a .
Can
- 2 24 -
los dems no.
RAM Esttica [SRAM].- La operacin de la RAM que se ha analizando

hasta ahora, se aplica a una RAM esttica [aquella que puede almacenar
datos mientras se aplica energa al circuito]. Las celdas de la memoria
RAM esttica son en esencia flip-flops que permanecern en un estado
determinado [almacenarn un bit] indefinidamente, siempre y cuando
no se interrumpa el suministro de energa al circuito. Ms adelante
se describir la RAM dinmica [DRAM], que almacena datos como cargas
en capacitores. Con la RAM dinmica los datos almacenados desaparecern
gradualmente debido a la descarga del capacitor, de manera que es
necesario refrescar los datos en forma peridica [recargar los
capacitores].
Las SRAM se encuentran disponibles en tecnologas bipolar y MOS, aunque
la vasta mayora de las aplicaciones hace uso de RAMs NMOS o CMOS.
Las bipolares tienen la ventaja en velocidad [pero la NMOS cierra
gradualmente la brecha] y los dispositivos MOS tienen capacidades mucho
mayores con menor consumo de energa. La celda bipolar tiene 2
transistores bipolares y 2 resistencias, en tanto que la celda NMOS
tiene 4 MOSFET de canal N. La celda bipolar requiere ms rea de circuito
debido a que un transistor bipolar es ms complejo que un E-MOSFET,
y la celda bipolar requiere resistencias separadas, mientras que la
celda MOS utiliza MOSFET como resistencias. Una celda de memoria CMOS
es semejente a una celda NMOS, excepto que emplea MOSFET de canal N
y P [complementarios]. Esto disminuye el consumo de energa, pero
incrementa la complejidad del circuito.
Temporizacin de la SRAM.- Las memorias RAM son los que ms frecuentemente
se utilizan como memoria interna de una computadora. La CPU efecta
en forma continua operaciones de lectura y escritura en su memoria
a muy alta velocidad determinada por las limitaciones de la CPU. La
memoria que se conecta a la CPU, debe ser lo suficientemente rpida
para responder a los comandos de lectura y escritura de la CPU, y un
diseador de computadoras debe interesarse en las diversas
caractersticas de temporizacin de la RAM.
No todas las RAM tienen las mismas caractersticas de temporizacin
pero muchas de ellas son similares, de manera que se utilizar un
conjunto de caractersticas comunes con fines ilustrativos. La nomenclatura de los diferentes parmetros de temporizacin variar de un
fabricante a otro, pero el significado de cada parmetro es por lo
general fcil de determinar a partir de los diagramas de tiempo de
la memoria en las hojas de especificaciones de la RAM. Las siguientes
figuras muestran los diagramas de tiempo de un ciclo de escritura y
uno de lectura respectivamente de una RAM comn.
Can
- 2 25 -
Ciclo de Escritura.- La fig. 5.28 muestra la temporizacin de las seales

para un ciclo de escritura, que comienza cuando la CPU proporciona,
en t0, una nueva direccin a la RAM. La CPU lleva las lneas
al estado BAJO despus de esperar un intervalo de tiempo, tAS, denominado

tiempo de establecimiento de direccin. Esto brinda, a los
decodificadores de direccin de la RAM, el tiempo necesario para
responder a la nueva direccin. Las seales
se mantienen
en el nivel BAJO un intervalo de tiempo igual a tW, denominado tiempo

de escritura.
TAS = Tiempo de establecimiento de la nueva direccin [Address Setup Time]

TWP = Tiempo de escritura [Write Pulse Time]
TDS = Tiempo de establecimiento del dato [Data Setup Time]
TDH = Tiempo de retencin del dato [Data Hold]
TAH = Tiempo de retencin de la direccin [Address Hold]
TWC = Tiempo del ciclo completo de escritura
En t1, durante el intervalo de tiempo de escritura, la CPU enva al

bus de datos el dato vlido que se va a escribir en la RAM. Los datos
tienen que mantenerse en la entrada de la RAM por lo menos un intervalo
de tiempo tDS previo a, y por lo menos un intervalo de tiempo tDH despus
de la desactivacin de las seales
en t2. El intervalo tDS recibe
el nombre de tiempo de establecimiento del dato, mientras que tDH se

denomina tiempo de retencin del dato. De manera similar, las entradas
de direccin deben permanecer estables durante el intervalo de retencin
de la direccin, tAH, despus de t2. Si no se satisface cualquiera de
estos requisitos de tiempo, la operacin de escritura no se llevar
a cabo de manera confiable. El ciclo completo de escritura, tWC, que
se extiende desde t0 hasta t4, termina cuando la CPU cambia el estado
de las lneas de direccin para colocar en ellas una nueva direccin
Can
- 2 26 -
para el siguiente ciclo de escritura o lectura.

Ciclo de Lectura.- Las formas de onda de la fig. 5.29 muestran la manera
en que se comportan las entradas de direccin, de datos,
y de
seleccin del CI durante un ciclo de lectura de memoria. Como ya se

indic, la CPU proporciona estas seales de entrada a la RAM cuando
se desea leer el dato almacenado en una localidad de memoria especfica.
La RAM puede tener muchas localidades cuya direccin proviene del bus
de direcciones de la CPU, en el diagrama aparecen, por claridad, como
bus. En l tambin se encuentra la salida de datos de la RAM. Recuerde
que la salida de datos de la RAM est conectada al bus de datos de
la CPU.
El ciclo de lectura empieza en el tiempo t0. Antes de ese instante,
las entradas de direccin tendrn la que se encuentre sobre el bus
de direccin, que corresponde a la operacin previa. Debido a que la
entrada de seleccin del CI de RAM no est activa, sta no responder
a la direccin anterior. Note que la lnea
se encuentra en el
estado activo ALTO antes de t0 y permanece en l durante todo el ciclo

de lectura. En muchos sistemas de memoria, por lo general,
se
mantiene en el estado ALTO excepto cuando se lleva al estado BAJO durante

el ciclo de escritura. La salida de datos de la RAM se encuentra en
su estado de alta-Z ya que
TACC =
T CO =
TOD =
TRC =
= 1.
Tiempo de acceso [Access Time]

Tiempo requerido para obtener en la salida un dato vlido [Chip-Enable Output
Valid]
Tiempo de salida de datos [Output-Data Time]
Tiempo del ciclo de lectura [Read-Cycle Time]
En t0, la CPU enva una nueva direccin a las entradas de la RAM;

esta es la direccin de la localidad donde se realizar la operacin
Can
- 2 27 -
de lectura. Despus de dejar transcurrir el tiempo necesario para que

las seales de direccin se estabilicen, se activa la lnea
. En t1
la RAM responde colocando el dato, contenido en la localidad cuya
direccin enva la CPU, en la lnea de salida de datos. El intervalo
entre t0 y t1 es el tiempo de acceso, tACC, de la RAM y es el tiempo
que transcurre entre la aplicacin de una nueva direccin y la aparicin
de un dato vlido en la salida de la memoria. El parmetro de
temporizacin, tCO, es el tiempo que le toma a la salida de la RAM para
cambiar su estado de alta-Z al estado de dato vlido una vez activada
la seal
En t2,
regresa al estado ALTO mientras que la salida de la RAM
regresa a su estado de alta-Z despus de transcurrir cierto tiempo,
tOD. De este modo, los datos colocados por la RAM en su salida pasan
al bus de datos entre t1 y t3. La CPU puede tomar el dato del bus en
cualquier momento dentro de este intervalo. En muchas computadoras,
la CPU emplea la TPP [transicin positiva] de la seal
en t2, para
retener los datos en sus registros internos.
El tiempo del ciclo de lectura completo, tRC, se extiende desde t0
hasta t4, que es cuando la CPU cambia las entradas de direccin a una
direccin diferente para el siguiente ciclo de lectura o escritura.
El tiempo que dura el ciclo de lectura, tRC, o el de escritura, tWC,
est determinado esencialmente por la rapidez con la que trabaja el
circuito de memoria. Por ejemplo, en una aplicacin real, la CPU lee
a menudo palabras sucesivas de datos, una despus de otra. Si la memoria
tiene un tRC de 50ns, la CPU puede leer una palabra cada 50ns, es decir
20 millones de palabras por segundo [20MHz].
FIG U R A
SR A M
5.3 0
M EM O R IA
Can
- 2 28 EN TR A D A S
M ODO
CS2
SA LID A S
LECTU R A
D A TO -SA L
ES CR ITU RA
D A T O -EN T
A LTA -Z
N O SELECCIO N A D A S
[R ed uccin d e en erg a ]
D ESH A B ILITA CI N D E
LA S SA LID A S
A LTA -Z
Memorias Dinmicas [DRAM].- Se fabrican con tecnologa MOS. Gran

capacidad de almacenamiento. Bajo consumo de potencia. Velocidad de
acceso media. Las DRAM guardan la informacin en forma de cargas
elctricas en pequeos capacitores [pocos pF] MOS. Debido a que la
informacin tiende a perderse con el tiempo, es necesario un proceso
que se denomina refresco de la DRAM, cuyo periodo es desde 2 hasta
10ms. Esto es una desventaja puesto que requieren ms elementos para
el diseo del sistema de memoria. Hay que incluir la circuitera para
la operacin de refresco durante los intervalos de acceso para la
operacin de lectura o de escritura. Para baja capacidad [<64KBytes],
la RAM integrada [iRAM] incluye la circuitera de refresco en el mismo
chip. La DRAM, externamente aparece como una RAM normal, el usuario
no debe preocuparse del refresco que se hace interna y automticamente.
Para memorias grandes [>64KBytes] una versin usa chips denominados
controladores para memorias dinmicas que contienen toda la lgica
necesaria para refrescar los chips de DRAM que conforman el sistema.
Esto reduce grandemente la circuitera de refresco.
La fig. 5.31 es una representacin simblica de una celda de memoria

dinmica. Los interruptores [SW1 - SW4] son MOSFETs controlados por
la salida de varios decodificadores que actan junto con la seal
Un 1L en DATA-IN carga al capacitor y OL lo descarga.

En una operacin de escritura los interruptores SW1 y SW2 se cierran
[SW3 y SW4, abiertos]. En una operacin de lectura todos los
interruptores se cierran a excepcin de SW1, esto significa que cada
vez que se efecta una operacin de lectura se refresca la DRAM.
Can
- 2 29 -
Direcciones Multiplexadas.- La matriz de una DRAM de 16KX 1 tiene 14 entradas

para direcciones. Una matriz DRAM de 64K X 1 tendr 16 entradas para
direcciones. Una DRAM de 1M X 4 necesita 20 entradas de direccin. Los
CIs de memoria de alta capacidad como estos, necesitan muchos terminales
si para cada bit de direccin se utiliza un terminal separado. Para
reducir el nmero de terminales en los CIs DRAM de alta capacidad,
los fabricantes emplean la multiplexin de direcciones, lo que permite
que cada terminal d cabida a dos bits de direccin. El ahorro en el
nmero de terminales se traduce en una reduccin importante en el tamao
de los CIs. A su vez, esto es muy importante en tarjetas de memoria
de gran capacidad, donde se desea maximizar la cantidad de memoria
que se puede acomodar en una tarjeta.
tRS = Row Setup Time

tCS = Column Setup Time
En la fig. 5.32
BLQ-1
BLQ-2
BLQ-3
BLQ-4
#
#
#
#
Registro de 7-bits para la direccin de filas

Decodificador de direccin de filas
Registro de 7-bits para la direccin de columnas
Decodificador de direccin de columnas
Can
- 2 30 -
Se utilizar el CI-4116, una DRAM de 16K X 1, para ilustrar la idea

de la multiplexacin de direcciones. En la figura 5.32 a) se encuentra
un diagrama simplificado de la arquitectura interna de este CI. El
CI contiene una matriz de celdas dispuestas en 128 filas y 128 columnas.
Existe una sola lnea de entrada de datos, una sola lnea de salida
para datos y una entrada
. Tambin existen siete entradas para
direcciones y cada una tiene una doble funcin [por ejemplo A0/A7
funcionar como A0 y A7]. Asimismo, se incluyen dos entradas de seleccin
para sincronizar las direcciones de fila y columna en los
correspondientes registros que se encuentran en el CI. La seal de
seleccin de fila
[Row Address Selection] almacena los 7-bits menos
significantes del bus de direccin en el registro de 7-bits [BLQ-1]
asociado con las direcciones de filas, mientras que la seal de seleccin
de columna
[Column Address Selection] almacena los 7-bits ms
significantes del bus de direccin en el registro de 7-bits [BLQ-3]
asociado con las direcciones de columnas.
La direccin de 14 bits se enva a la DRAM en dos pasos, utilizando
para ello las seales
y
. El diagrama de temporizacin se ilustra
en la fig. 5.32b). Inicialmente,
y
se encuentran en estado
ALTO. En el tiempo t0, se aplica en las entradas de direccin los 7
bits menos significantes que corresponden a la direccin de la fila
A0 a A6. Despus de esperar a que transcurra el tiempo de establecimiento
requerido [tRS] para el registro de direccin de fila, la seal
cambia a t1 hacia el nivel BAJO. La transicin negativa carga la
direccin de la fila en el registro de direcciones de fila, por lo
que ahora A0 a A6 aparecen en la entrada del decodificador de filas.
El nivel BAJO en
tambin habilita este decodificador para que pueda
decodificar las direcciones de fila y seleccionar una de las filas
de la matriz.
En el tiempo t2 se aplica la direccin de 7 bits ms significantes
[A7 a A13] correspondiente a la columna. En t3, la entrada
cambia
a nivel BAJO para cargar la direccin de la columna en el registro
de direcciones de la columna.
tambin habilita el decodificador
de columna para que ste pueda decodificar la direccin de columna
y seleccionar una columna de la matriz.
Ahora, las dos partes de la direccin se encuentran en sus respectivos
registros, y los decodificadores las han decodificado para seleccionar
la celda que corresponde a las direcciones de fila y columna; por tanto,
ya se puede realizar una operacin de escritura o lectura sobre esa
celda, al igual que en una RAM esttica. Esta DRAM no tiene una entrada
de seleccin de circuito [CS]. Las seales
y
llevan a cabo
esa funcin ya que ambas deben estar en nivel BAJO para que los
decodificadores seleccionen una celda para escritura o lectura.
Cambio de Formato de las Memorias.- En muchas aplicaciones de memoria

Can
- 2 31 -
la capacidad de almacenamiento requerido en RAM o ROM o bien el tamao

de la palabra no puede ser satisfecha por un microcircuito de memoria.
En cambio, varios circuitos integrados de memoria pueden combinarse
para ofrecer la capacidad y el tamao de palabra deseados. Se observar
cmo se hace esto a travs de varios ejemplos que ilustran los conceptos
ms importantes que se necesitarn cuando se conecten los CIs de memoria
con un microprocesador.
Expansin del Tamao de la Palabra.- Suponga que se necesita una memoria
que pueda almacenar M-palabras de 8-bits [M = 2n] y todo lo que se tiene
son circuitos RAM como arreglos de M-palabras de 4 lneas de E/S comunes.
Podemos combinar dos de estos CIs de M-palabras x 4 para producir la
memoria que se busca. La configuracin para realizar esto se muestra,
como diagrama de bloques, en la fig. 5.33. Examine este diagrama
cuidadosamente y vea qu puede indagar de l antes de seguir.
Por ejemplo, se dispone de memorias de 1K X 4 y se desea implementar
una de 1KByte. Como cada circuito puede almacenar 1024 palabras de
4-bits y se desea almacenar 1024 palabras de 8-bits, se utilizan 2
CI-RAM cada uno para almacenar la mitad de cada palabra, es decir,
la RAM-0 almacena los 4-bits menos significantes de cada una de las
1024 palabras y la RAM-1 almacena los 4-bits ms significantes de cada
una de las 1024 palabras. En las salidas de la RAM conectadas al bus
de datos se dispone de una palabra completa de 8-bits.
Cualquiera de estas 1024 palabras se selecciona mediante la aplicacin

del cdigo de direccin adecuado al bus de direcciones de n-lneas
[An-1, ..., A0]. Las lneas de direccin generalmente provienen de la
CPU. Observe que cada lnea del bus de direccin est conectada a la
correspondiente entrada de direccin de cada circuito. Esto significa
que una vez que un cdigo de direccin se coloque en el bus de
direcciones, este mismo cdigo se aplicar a ambos circuitos de manera
que se tenga acceso simultneo a la misma localidad en cada circuito.
Una vez seleccionada la direccin, se puede escribir o leer en esta
Can
- 2 32 -
direccin con las lneas del control
. Para leer,
debe
estar en alto y
debe estar en bajo.
Esto ocasiona que las lneas de E/S de la RAM acten como salidas.
La RAM-1 coloca su palabra de 4-bits seleccionada en las 4 lneas
superiores del bus de datos y la RAM-0 las coloca en las 4 lneas
inferiores del mismo bus de datos. As, el bus de datos contiene la
palabra de 8-bits seleccionada, la que ahora puede transmitirse hacia
otro dispositivo [generalmente un registro de la CPU]. La fig. 5.34
muestra la memoria RAM de 1Kx 8 pedida.
Para escribir,
= 0 y
= 0 hacen que las lneas de E/S de la
RAM acten como entradas. La palabra de 8-bits que se va a escribir

se coloca sobre el bus de datos, [lo que en general hace la CPU]. Los
4-bits ms significantes se escriben en la localidad seleccionada de
la RAM-1, mientras que los 4 menos significantes se escriben en la
RAM-0. En esencia, la combinacin de las dos RAMs, acta como una sola
memoria de 1K X 8. A esta combinacin se la conoce como un mdulo de
memoria de 1K X 8 [1KByte].
No todas las RAM tienen las mismas caractersticas de temporizacin
pero muchas de ellas son similares, de manera que se utilizar un
conjunto de caractersticas comunes con fines ilustrativos. La nomenclatura de los diferentes parmetros de temporizacin variar de un
fabricante a otro, pero el significado de cada parmetro es por lo
general fcil de determinar a partir de los diagramas de tiempo de
la memoria en las hojas de especificaciones de la RAM. Las siguientes
figuras muestran los diagramas de tiempo de un ciclo de escritura y
uno de lectura respectivamente de una RAM comn.
Can
- 2 33 -
Expansin del Nmero de Palabras.- La fig. 5.35 muestra el caso en que

se dispone de memorias RAM de M-palabras de 8-bits cada una, con ellas
se ha construido una memoria de 2M-palabras de 8-bits. Para tal propsito
se requiere de un decodificador de direccin externo para las lneas
de direccin adicionales, que en este caso es un decodificador de 1-a-2.
Las lneas de salida de cada una de las memorias debe ser de 3-estados
para evitar la interferencia de los datos, de modo que cuando se
seleccione uno de los bloques, las salidas del otro estn en alta
impedancia.
Ejemplo.- Con memorias RAM de 1K X 8, disear una memoria RAM de 2K X 8.

La fig. 5.36 muestra la memoria RAM pedida, para este caso se requiere
una lnea de direccin adicional [A10]. La lnea de direccin adicional
va a un decodificador de direccin constituido por un decodificador
de 1-2. Para mayores capacidades de memoria, el decodificador de direccin puede resultar ms complejo, en cuyo caso se recomienda utilizar
un decodificador MSI, como el CI-74139, el CI-74138, etc. La RAM-0
entrega las 1024 primeras palabras [localidades de 0 a 1023] y la RAM-1
las otras 1024 palabras [localidades de 1024 a 2047].
Can
FIG U RA
- 2 34 -
5.3 6
EX P A N SI N D EL N M ER O D E P A LA B RA S
Expansin del Nmero de Palabras y del Nmero de Bits.- El siguiente caso

se da cuando se requiere aumentar la capacidad de palabras y la capacidad
de bits por palabra. La fig. 5.37 muestra un diagrama de bloques en
el que se han utilizado bloques de memoria de M-palabras de 4-bits
cada una y se ha implementado una memoria de 4xM-palabras de 8-bits.
Can
- 2 35 -
Para poder realizar esta memoria se requieren 2-lneas de direccin

adicionales [An y An+1] que ingresan a un decodificador de direccin
de 2-4 con salida de acuerdo al tipo de CE de las memorias utilizadas,
en este caso, como los CE de las memorias se activan con nivel bajo,
las salidas del decodificador deben ser de nivel activo bajo como se indica
en la fig. 5.37. La lnea de habilitacin [G] del decodificador se comanda
con el bus de control que viene de la CPU.
La fig. 5.38 muestra un ejemplo de expansin del nmero de palabras

y del nmero de bits por palabra. En este caso de dispone de memorias
de 256 X 4 y se desea implementar una memoria de 1024 x 8. Cada bloque
de memoria dispone de 8-lneas para el bus de direccin [A0-A7], 4-lneas
para el bus de datos[D0-D3], una lnea
y una lnea
Can
FIG UR A 5.38
- 2 36 -
EJEM P LO D E EXP A N SI N D EL N M ERO D E PA LAB RA S Y D E BITS
El circuito de memoria resultante tendr de 10-lneas para el bus

de direccin [A0-A9], 8-lneas para el bus de datos [D0-D7], un
decodificador de direccin de 2-a-4 [salidas con nivel activo bajo]
para las 2-lneas de direccin adicionales [A8-A9] requeridas para
completar las 10.
Para esto se utilizan 16 bloques de memoria de 256 X 2, en un arreglo
matricial de 4x4 bloques, como se indica en la fig. 5.38. Cada fila
contribuye con 256-palabras y cada columna con 2-bits, dando un total
de 1024-palabras de 8-bits cada palabra.
Can
- 2 37 -
Decodificacin Completa.- Hasta este momento para variar la capacidad

de la memoria se ha utilizado solo el nmero de lneas de direccin
estrictamente necesario para este propsito, esto es una forma de
decodificacin parcial del bus de direccin.
Cuando se trabaja con una CPU se dispone de un nmero de lneas de
direccin bien definido, por ejemplo, los microcontroladores de la
serie 8751/52 disponen de un bus de direccin de 16 lneas, se podra
trabajar con decodificacin parcial, lo que resulta ms fcil, pero
se corre el riesgo de que se puedan generar direcciones de memoria
falsas. En esos casos es preferible utilizar la decodificacin completa,
que cosiste en utilizar todas las lineas del bus de direccin que posea
la CPU, las lneas de direccin que no se conectan directamente a las
entradas de las memorias debern ir a un decodificador externo para
direccin, que es el que controlar la ubicacin exacta de cada bloque
de memoria.
Mapa de Memoria.- Es conveniente fragmentar toda la capacidad de memoria
que puede comandar una CPU en varias secciones, tambin llamadas pginas
o simplemente bloques de memoria.
FIG U R A
5 .3 9
La fig. 5.39 muestra un mapa de memoria para el circuito de memoria

de la fig. 5.40, de 16KBytes implementada con memorias de 4Kx 4. En este
caso se ha utilizado un decodificador de direccin de 4-a-16 [CI-74154],
de modo que los bloques de memoria puedan ubicarse en cualquier lugar
del mapa.
Can
FIG U R A
5.4 0
- 2 38 -
EJEM P LO D E D ISTR IB U CI N D E B LO Q U ES EN EL M A P A D E M EM O R IA
Por ejemplo, el bloque de memoria cuyo

est conectado a la lnea
Y0 del decodificador, ocupa las localidades de memoria que van desde
0000H hasta 0FFFH [BLQ-00]; el bloque de memoria conectado a la lnea
Y1 ocupa las direcciones desde 1000H hasta 1FFFH [BLQ-01]; el bloque
conectado a Y7, las direcciones 7000H hasta 7FFFH [BLQ-07], etc. Se
observa que los bloque de memoria no ocupan necesariamente direcciones
consecutivas.
Diseo Combinacional con Memorias ROM.- En el diseo combinacional se
deben implementar las funciones de salida: FK-1<Xn-1, ..., X0>; ...; F0<Xn-1,
Can
- 2 39 -
..., X0>; donde Xn-1, ..., X0, son las variables binarias de entrada,
[fig. 5.41].
FIG U RA
5 .4 1
C IR CU ITO L G ICO C O M B IN A CIO N A L
El diseo clsico plantea el problema desde el punto de vista de

la minimizacin de las compuertas lgicas que se necesitan para
implementar las funciones deseadas. Para esto, generalmente se utilizan
los mtodos del mapa-K para funciones de 4- o 5-variables o el de QuineMcCluskey para un mayor nmero de variables.
La memoria ROM cumple justamente con la funcin indicada en la fig.5.35
si se considera a las variables de entrada Xn-1, ..., X0, como las direcciones y las funciones Fk-1, ..., F0, como las salidas de datos de
la memoria ROM [fig. 5.42].
FIG U RA 5 .4 2 M EM O R IA R O M P A RA G EN ER A R FU N CIO N ES L G ICA S

CO M B IN A CIO N A LES
Ejemplo.- En este caso se desea implementar un circuito combinacional

que acepte 4-variables de entrada [D, C, B, A] y que genere cuatro
funciones de salida [F3, F2, F1, F0]. Para esto se requiere una memoria
ROM de 16x4. Las lneas de direccin de la memoria corresponden a cada
una de las variables de entrada [D = A3; C = A2; B = A1; A = A0] y las
lneas de datos a cada una de las variables de salida [F3 = D3; F2 =
D2; F1 = D1; F0 = D0]. El contenido de la ROM corresponde a la informacin
requerida para cada una de las variables de salida.
F0<D,C,B,A> =
F1<D,C,B,A> =
F2<D,C,B,A> =
F3<D,C,B,A> =
H EX
Gm(3,6,9,12,15)
M(0,3,5,6,9,10,12,15)
M(1,4,6,9,10,14,15)
Gm(1,2,3,6,8,9,13,14)
Va ria b les d e En t
Va ria b les d e Sa l
F3
F2
F1
F0
H EX
Can
- 2 40 -
A
1
A3
A2
A1
A0
D3
D2
D1
D0
D I R E C C I N C O N T E N I D O
M
Para la solucin del problema conviene implementar una tabla de verdad

para estas funciones. La fig. 5.43 muestra el circuito correspondiente.
En la tabla anterior, se ve que las variables de entrada [D, C, B,
A] corresponden a la lneas de direccin [A3, A2, A1, A0] y que las
funciones de salida F3, F2, F1 y F0 corresponden las salidas de la ROM
D3, D2, D1 y D0 respectivamente. Cada uno de los DIP-switchs sirve para
generar la variable de entrada correspondiente [D, C, B, A], tambin
podran provenir de algn otro circuito lgico.
FIG UR A
5.43
M EM O RIA RO M P A RA G E N ERA R LAS FUN CIO N ES
B O O LEA N A S P ED ID A S
Codificacin y Decodificacin con Memorias ROM.- El circuito de la fig. 5.44

muestra una aplicacin prctica para conversin de 4-cdigos de 8-bits
de entrada a cdigos de 8-bits de salida. Las lneas de direccin A8
y A9, sirven para seleccionar el cdigo de entrada como se muestra
Can
- 2 41 -
en la tabla correspondiente.
S ELE C.
C D IG O D E
C D IG O D E
A9
A8
EN TR A D A
SA LID A
A SCII
EB CD IC
EB CD IC
A SCII
B IN
GRAY
GRAY
B IN
EJEM P LO
FIG UR A
5.4 4
RO M CO M O D ECO D IFICA D O R
Generacin de Caracteres con Memoria ROM.- En la fig. 5.45 se utiliza

una ROM de 1Kx 8 para comandar una matriz de 8x 8 LEDs, donde se
representarn grficamente todos los smbolos del cdigo ASCII
normalizado de 7-bits. Para la formacin de cada carcter se necesitan
8 localidades de memoria [donde se guardan los 8-cdigos necesarios
para cada carcter] para los datos de las columnas, por tanto se
requieren 3-lneas de direccin [A2, A1, A0]. Las salidas del contador
mdulo 8 [Q2, Q1, Q0] sirven para generar las 3-lneas de direccin menos
significantes [A2, A1 , A0] respectivamente. Tambin las salidas del
contador se conectan al decodificador de 3-a-8, que sirve para generar
el barrido de las columnas de la matriz de LEDs [C7-C0]; conviene indicar
que solo una columna est habilitada cada vez, pero el proceso se repite
continuamente dando la impresin de que el carcter se forma como si
t o d a s
l a s
c o l u m n a s
e s t u v i e r a n
habilitadas al mismo tiempo.
CO M A N
DO DE
CO LU M N A S
FILA S
A9
A8
A7
A6
A5
A4
A3
Cd ig o A SCII d e la a [6 1 H ]
A2
A1
A0
Q2
Q1
Q0
Can
FIG U R A
- 2 42 -
5 .4 5
Can
- 2 43 M
I A
D IR E C
C ON T
308H
32H
309H
49H
30AH
49H
30BH
49H
30C H
49H
30D H
3E H
30E H
40H
30F H
00H
La ROM guarda los cdigos que controlan la matriz para que aparezca
el carcter seleccionado por el cdigo ASCII de ese carcter, que se
coloca en las lneas de direccin ms significantes [A9-A3] y cuyas
salidas [D7-D0] controlan las filas de la matriz de LEDs [F7-F0]. Como
ejemplo se muestra la letra a, cuyo cdigo ASCII es 61H [110 00012],
que servir como la parte ms significante del bus de direccin [A9A8A7
A6A5A4A3], como se indica en la tabla de contenido, adjunta a la fig.
5.45.
La fig. 5.46 muestra otro ejemplo con la letra N [ASCII 4EH = 100
11102 / A9A8A7 A6A5A4A3]. Analice los dos ejemplos y saque sus conclusiones.
CO M A N D O D E FILA S
CO LU M N A S
A9
A8
A7
A6
A5
A4
A3
A2
A1
A0
Q2
Q1
Q0
Cd ig o A SCII d e la N [4 EH ]
FIG U R A
I A
D IR E C
C ON T
270H
7F H
271H
02H
272H
04H
273H
08H
274H
10H
275H
20H
276H
7F H
277H
00H
5 .4 6
La salida de la memoria ROM no puede comandar directamente la cantidad

Can
- 2 44 -
de corriente que requiere la matriz de LEDs. La fig. 5.47 muestra

parcialmente la circuitera que se debe aadir para solucionar el
problema de la corriente, en el anexo correspondiente se muestra la
matriz de LEDs completa.
FIG U RA
5.4 7
CIR CU ITO D E CO M A N D O P A RA LA M A TR IZ D E LED s
Para comandar la filas, se necesita un buffer [CI-74244] y un

transistor NPN para cada salida de datos. Las saldas del decodificador
74138 tambin necesitan transistores PNP para comandar cada una de
las 8 columnas de la matriz.
Diseo Secuencial Sincrnico con Memorias ROM.- Cuando se debe disear
un circuito combinacional o secuencial de gran complejidad, es ms
aconsejable utilizar elementos programable del tipo FPGAs y memorias
ROM. En este caso el inters se centra en la utilizacin de memorias
ROM para el diseo de circuitos secuenciales sincrnicos.
Controlador de N-Pasos sin Saltos.- Para generar una forma de onda
cualquiera, o un controlador de N-pasos, se puede usar el circuito
que se nuestra en la fig. 5.48.
Can
- 2 45 -
FIG U R A
5.4 8
D ISE O SECU EN CIA L
SIN CR N ICO CO N M EM O RIA S RO M
Se requiere de un contador 74LS163 que tiene una entrada de borrado

[CLR] sincronizada con el reloj. La salida D0 de la ROM es 1L en todas
las localidades de la ROM, excepto para la localidad [N-1] en la que
D0 = 0L. Durante la direccin [N-1] la entrada CLR del contador ser
0L, con el siguiente pulso de reloj, el contador reinicializa la cuenta
desde 0.
Para evitar el ruido que puede producirse a la salida de la ROM,
debido a los diferentes tiempos de propagacin [retardos] a travs
de ella, se puede colocar un registro de FFs tipo-D a la salida de
la ROM que tomar los datos [comando] que salen de la ROM de forma
sincrnica con la seal de reloj.
Ejemplo.- Utilizando una memoria ROM y un contador, disear un circuito
secuencial sincrnico que permita generar las formas de onda [peridicas]
que se muestran en la fig. 5.49.
F IG U R A
5 .4 9
F O R M A S D E O N D A D EL EJ EM P L O
La informacin binaria de las formas de onda requeridas se presenta

en la siguiente tabla, en ella tambin se observa una columna con
condiciones no importa [X], de la memoria ROM solo se necesitan 3 salidas
[D2, para la funcin F2; D1, para F1 y D0, para F0]. La salida D0 no es
necesaria, pero se la pude usar como una salida para controlar la paridad
del sistema, como bit de comprobacin.
Can
- 2 46 Q3 Q2
Q1
Q0
F3
F2
F1
F0
A3
A2
A1
A0
D3
D2
D1
D0
D I R E C C I N CO N TENID O
M
FIG U RA 5.5 0 M EM O R IA R O M P A R A G EN ER A R LA S
FO R M A S D E O N D A D EL P RO B LEM A
De manera que, la memoria estar programada con la informacin

[contenido] que se muestra en la tabla anterior. Para implementar el
circuito pedido, tambin se requiere de un contador de mdulo igual
al nmero de valores diferentes que tienen las funciones sincrnicas
que se desea implementar. En la tabla anterior se puede apreciar que
las lneas de direccin de la ROM [A2, A1 y A0] estn comandadas por
las variables de estado actual [Q2, Q1 y Q0] respectiva-mente, y que
las salidas de la ROM [D2, D1 y D0] generan las funciones de salida [F2,
F1 y F0] respectivamente.
La memoria estar programada con la informacin que se muestra en
la tabla anterior. Para implementar el circuito pedido, es necesario
Can
- 2 47 -
un contador de mdulo igual al nmero de valores diferentes que tienen

las funciones sincrnicas que se desea implementar. La memoria ROM
tiene la capacidad suficiente para almacenar los datos de las funciones
pedidas una ROM de 16x4, en este caso, solo se requieren 3-lneas de
salida, de modo que no se utilizar la lnea D3, fig. 5.50, sin embrago,
se lo podra aprovechar como bit de paridad para la deteccin de posibles
errores. La tabla muestra el valor que toman las salidas del contador
y que corresponden a las lneas de direccin de la memoria; el contenido
de la ROM representa cada uno de los valores que tomarn las variables
de salida.
Controlador de Programa con Saltos Condicionados y no Condicionados.- El
circuito de la fig. 5.48 muestra un caso general de la utilizacin
de una ROM, para el controlador de programas con saltos condicionados
y no condicionados. El circuito incrementa el contenido del contador
con cada transicin positiva del reloj, sin embargo, para que el programa
pueda realizar saltos, es necesario que la nueva posicin del programa
pueda definirse de manera arbitraria.
Con cada transicin positiva del reloj se toma la informacin
almacenada en la ROM de control; esa informacin depende de las variables
de entrada y del estado actual y puede definirse arbitrariamente al
programar la memoria.
FIG UR A
5.5 1
CO N TR O L D E SA LTO S CO N D ICIO N A D O S Y N O CO N D ICIO N A D O S
En la fig. 5.51 puede verse que en algunas de las entradas de direccin

de la ROM se han conectado las variables de entrada y en las restantes,
se realimentan las salidas correspondientes al estado actual. El registro
de almacenamiento es para mantener el sincronismo de la red. A
continuacin se presentan algunos ejemplos de aplicacin de las memorias
Can
- 2 48 -
ROM en el diseo de circuitos secuenciales sincrnicos.

Ejemplo 1.- Mediante el uso de una ROM de la capacidad adecuada, disear
un circuito secuencial sincrnico que detecte la siguiente secuencia.
Al trmino de la deteccin, el circuito debe regresar al estado inicial.
El circuito dispone de una salida Z<t> que tomar el valor 1L solo cuando
se cumpla la secuencia.
t
X 0 <t>
X 1 <t>
Para la solucin de este problema se procede de igual forma que en

el caso de un diseo secuencial sincrnico normal; es decir, primero
se obtiene el diagrama de estados, luego la tabla de estados, a
continuacin la tabla de transicin de estados y, finalmente, la tabla
de comportamiento de la red secuencial sincrnica, solo que, en este
caso, no es necesario generar las entradas de excitacin actual.
FIG UR A
5.5 2
D IA G RA M A D E ESTA D O S
Toda la informacin que se requiere se muestra en la fig. 5.52, y

en las tablas siguientes. En la tabla del comportamiento de la red
secuencial, se puede ver que las lneas de direccin de la ROM estn
comandadas por las variables de entrada y por las variables de estado
actual. Las salidas de la ROM generan las variables de estado prximo
y la salida actual. El registro conformado por los 3 FFs tipo-D, sirven
para sincronizar el funcionamiento de la red.
EN T.
AC T.
E S T.
A C T.
X1X0
0 0
0 1
1 0
1 1
E S TA D O
A SIG N A C I N
A /0
A /0
B/0
A /0
[0 0]
A /0
A /0
B/0
C /0
[0 1]
D /0
A /0
B/0
A /0
[1 0]
A /0
A /1
B/0
A /0
[1 1]
TA BLA D E ES TA D O S
Can
- 2 49 ENT.
AC T.
EST.
X 1X 0
A CT.
0 0
0 1
1 0
1 1
[0 0]
[0 0]/0
[0 0]/0
[0 1]/0
[0 0]/0
[0 1]
[0 0]/0
[0 0]/0
[0 1]/0
[1 0]/0
[1 0]
[1 1]/0
[0 0]/0
[0 1]/0
[0 0]/0
[1 1]
[0 0]/0
[0 0]/1
[0 1]/0
[0 0]/0
TA B LA D E TR A N SICI N D E ESTA D O S
E ntrada Actual
E stado Actual
S al.
X 1 <t>
Q 1 <t> Q 0 <t>
Z<t> Q 1 <t+1> Q 0 <t+1>
X 0 <t>
E stado P rxim o
F UN C I N
A A
B A
C D
D A
A A
B A
C A
D A
A B
B B
C B
D B
A A
B C
C A
D A
A3
A2
A1
A0
D2
D1
D0
C
M
I
E
N C
O
O
R
TA B LA D E L C O M P O R TA M IE N TO D E LA R E D S EC U EN C IA L S IN C R N IC A
La tabla anterior muestra la informacin que debe almacenarse en

cada localidad de la ROM. Tambin se indica la funcin que se realiza
con cada valor de entrada y de acuerdo al estado actual de la red.
En esta tabla se ven claramente las seales que se conectarn con las
lneas de direccin respectivas. El circuito para este propsito se
muestra junto a la tabla de comportamiento en la fig. 5.53.
Can
FIG U R A
5.5 3
- 2 50 -
a)
SO LU CI N D EL EJEM P LO N 1
b)
La fig. 5.53 a), es la respuesta requerida, sin embargo, el circuito

de la fig. 5.53 b), es otra opcin.
Ejemplo 2.- Mediante el uso de una memoria ROM de la capacidad adecuada,
disear un circuito secuencial sincrnico que cumpla con las funciones
indicadas en la siguiente tabla.
EN TR A D A S
FU N CI N
X1
X0
NO
C -U
C-D
M O D -4
C-D = CO N TA D O R D O W N
C-U
M O D -3
M O D = M D U LO
C UE N TA
M O D -4
N O TA S :
C -U = C O N T A D O R U P
FIG URA 5.54 DIAG RAM A DE ES TA D O S
Can
- 2 51 ENT.
A CT.
EST.
A CT.
0 0
0 1
1 0
1 1
ESTA D O
A SIG NA CI N
0 0
0 1
1 0
1 1
TA BLA D E E S TA D O S
ENT.
A CT.
EST.
A C T.
0 0
0 1
1 0
1 1
0 0
0 0
0 1
1 1
0 1
0 1
0 1
1 0
0 0
1 0
1 0
1 0
1 1
0 1
0 0
1 1
0 0
1 1
0 0
1 1
TA BLA D E EX C ITA C I N
En tra d a A ctu al
Esta d o A ctu al
X 1 <t>
X 0 <t>
Q 1 <t>
Q 0 <t>
Q 1 < t+ 1>
Q 0 < t+ 1>
0 6 0
1 6 1
2 6 2
3 6 3
0 6 1
1 6 2
2 6 3
3 6 0
0 6 3
1 6 0
2 6 1
3 6 2
0 6 1
1 6 2
2 6 0
3 6 0
Esta d o P rxim o
A3
A2
A1
A0
D1
D0
C
M
C
E
I
M
FU N CI N
N C O N T E N I D O
R
TA B LA D EL CO M P O R TA M IEN TO D E LA
R E D S EC U EN C IA L S IN C R N IC A
La tabla anterior muestra la informacin que debe almacenarse en cada

localidad de la ROM. Tambin se indica la funcin que se realiza con
cada valor de entrada y de acuerdo al estado actual de la red. En esta
tabla se ven claramente las seales que se conectarn con las lneas
Can
- 2 52 -
de direccin respectivas. El circuito se muestra junto a la tabla de

comportamiento en la fig. 5.55.
FIG U R A 5.5 5 SO LUC I N D EL EJEM PLO

N 2
Ejemplo 3.- Mediante el uso de una memoria ROM de la capacidad adecuada,

disear un circuito secuencial sincrnico que cumpla con las funciones
indicadas en la siguiente tabla.
EN TR A D A S
FU N CI N
X1
X0
C -U
M O D -6
N O TA S :
C -U
M O D -7
C -U = C O N T A D O R U P
C-D
M O D -8
C-D = CO N TA D O R D O W N
N O CU EN TA
M O D = M D U LO
D :\R ES P A LD O S \D ig ita les\S D -Cp 5 .w p d

R evisin : M a rzo - 2 01 0
Can

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MEMORIAS

Un procesador digital generalmente requiere medios o dispositivos

En la fig. 5.1, puede verse que los diferentes tipos de memoria

Algunos de los dispositivos externos tambin constituyen diferentes

Carlos Novillo Montero

Bus.- Grupo de conductores que llevan un mismo tipo de informacin.

Carlos Novillo Montero

DVD.- Digital Versatile Disk [Disco Verstil Digital] o Digital Video

en este caso, el contenido de los registros R16 o A de la CPU se almacena

Operacin de Lectura.- Operacin con la cual la palabra binaria almacenada

en una localidad [direccin] especfica de la memoria se la capta y

en este caso, el contenido de la localidad de memoria 060H se carga

Tiempo de Acceso.- Medida de la velocidad de operacin del dispositivo

palabras, el tiempo de acceso es el mismo para cualquier localidad

Memoria Dinmica [DRAM].- Dispositivo de memoria de semiconductor en

Compuerta de 3-Estados.- Compuerta digital que tiene los dos estados

fig. 5.2 ilustra estas funciones bsicas en el diagrama

Carlos Novillo Montero

simplificado de una memoria 16 x 4 [16-palabras de 4-bits cada palabra

Entradas de Direccin [A3 - A0].- Se requieren N-lneas de direccin para

[Lectura/Escritura].- Determina el tipo de operacin que realiza

la memoria. Algunas memorias tienen lneas separadas para

memorias que funcionan al contario]. Esta entrada es muy til cuando

Memorias de Acceso Secuencial [SAM = Secuential Access Memory] .- La

Cintas de papel perforado

Memorias de Acceso Aleatorio [RAM = Random Access Memory].- Las palabras

el fabricante o el usuario y posteriormente no se puede alterar. Tipos

MEMORIA SLO PARA LECTURA [ROM]

Aplicaciones de las ROM .- En los Sistemas Digitales, las ROM tienen

a los datos. El filtro pasa bajos reduce la amplitud de los pasos de

La ROM como Encoder .- Un encoder es una estructura con compuertas

La fig. 5.4 muestra la estructura lgica de un encoder, en ella se

La ROM indicada almacena 4-palabras de 8-bits cada palabra.

Tal dispositivo realiza la funcin de un decodificador. La fig. 5.5

En las memorias comerciales, el decodificador se encuentra incluido

Carlos Novillo Montero

FIG U RA 5.8 M EM O R IA RO M CO N M ATRIZ DE DIOD O S

Esto disminuye grandemente el nmero de lneas de direccin que seran

En la fig. 5.10 se han sustituido los diodos por transistores NPN,

La implementacin de una PROM con transistores BJT se realiza la

matriz completa con BJTs con fusibles en la Base de los transistores.

EPROM [ROM programable y borrable o alterable].- Tambin se la conoce

Carlos Novillo Montero

La fig. 5.12 muestra la arquitectura de una EPROM [8x 8] N-MOSFET de

Carlos Novillo Montero

Es posible establecer una carga negativa entre las Compuertas [fija

EEPROM [ROM programable y borrable Elctricamente].- Se basa en el

la distribucin de pines de la EPROM-2732.

FIG U R A 5.1 6 D ISTR IB U CI N D E P IN ES D E LA M EM O R IA

DATO-sal. VIH = TTL-Alto

Modo de espera = 175mW

DATO-ent. Modo Normal = 500mW

La tabla de funcin anterior es la que proporciona el fabricante

Carlos Novillo Montero

se aplica el pulso VPP [21V].

desactiva los buffers de salida

regresa al estado alto y

pasa al estado bajo. Las

lneas de datos pasan al estado de alta-Z [alta-impedancia].

se mantiene en 0L y se aplica un pulso de nivel bajo en la

La EPROM de la fig. 5.18 corresponde a una memoria de 256 K-bits

FIG U R A 5.1 8 D ISTR IB U CI N D E P IN ES D E LA M EM O R IA

Memorias Slo para Lectura CMOS EPROM.- Tericamente el proceso de grabado