Técnica de Mosfet Chaveado para Filtros Programáveis Operando À Baixa Tensão de Alimentação

LUS CLBER CARNEIRO MARQUES
TCNICA DE MOSFET CHAVEADO PARA

FILTROS PROGRAMVEIS OPERANDO BAIXA
TENSO DE ALIMENTAO
FLORIANPOLIS
2002
UNIVERSIDADE FEDERAL DE SANTA CATARINA

PROGRAMA DE PS-GRADUAO EM ENGENHARIA
ELTRICA
TCNICA DE MOSFET CHAVEADO PARA

FILTROS PROGRAMVEIS OPERANDO BAIXA
TENSO DE ALIMENTAO
Tese submetida
Universidade Federal de Santa Catarina
como parte dos requisitos para a
obteno do grau de
Doutor em Engenharia Eltrica.
LUS CLBER CARNEIRO MARQUES
Florianpolis, Novembro de 2002
ii
TCNICA DE MOSFET CHAVEADO PARA FILTROS

PROGRAMVEIS OPERANDO BAIXA TENSO DE
ALIMENTAO
Lus Clber Carneiro Marques
Esta Tese foi julgada adequada para obteno do Ttulo de Doutor em Engenharia
Eltrica, rea de Concentrao em Sistemas de Informao, e aprovada em sua forma final
pelo Programa de Ps-Graduao em Engenharia Eltrica da Universidade Federal de
Santa Catarina.
______________________________________
Mrcio Cherem Schneider
Orientador
______________________________________
Carlos Galup-Montoro
Co-orientador
______________________________________
Edson Roberto De Pieri
Coordenador do Programa de Ps-Graduao em Engenharia Eltrica
Banca Examinadora:
______________________________________
Mrcio Cherem Schneider
Presidente
______________________________________
Carlos Galup-Montoro
______________________________________
Sidnei Noceti Filho
______________________________________
Wouter Anton Serdijn
______________________________________
Jder de Lima
______________________________________
Antnio Petraglia
iii
iv
Agradecimentos
A minha companheira, Cristiane,

por dividir angstias e alegrias,
pela energia e pelo apoio constante
durante esta fase de grande aprendizado.
Aos meus pais, Valdir e Luci,
pelo incentivo e, principalmente, pelo exemplo.
Ao meu orientador, Mrcio, pelo trabalho

dedicado e extremamente competente, pela
seriedade, pelo exemplo, pela amizade.
Ao meu co-orientador, Carlos Galup-Montoro,
pelas revises, pelo apoio e pelo interesse na minha
boa formao.
Ao meu orientador anterior, Sidnei Noceti Filho,
por toda colaborao e pela boa vontade constante.
Ao meu orientador na Holanda, Wouter Anton Serdijn,
pela excelente acolhida e pela orientao competente.
Ao amigo Volney Vincence, pela companhia e amizade
durante estes longos anos e pelas tardes de chimarro e estudo.
Ao amigo Daniel Rocha, pelo auxlio contnuo e pela boa vontade
sem limites, sem os quais no teria sido possvel terminar os chips a tempo.
Ao William, ao Spiller e a todo o pessoal do LCI que est sempre disposto
a colaborar com uma coisa ou outra.
Ao Loek, ao Koen, Marion e ao Ram, pela boa vontade e ajuda em Delft.
Ao Eelco e ao Roelof, pelas aulas de holands.
Ao Fabiano e ao Mauro, pelo squash (e pela Guinness!!).
vi
Resumo da Tese apresentada UFSC como parte dos requisitos necessrios para a
obteno do grau de Doutor em Engenharia Eltrica.
TCNICA DE MOSFET CHAVEADO PARA FILTROS

PROGRAMVEIS OPERANDO BAIXA TENSO DE
ALIMENTAO
Novembro/2002
Orientador: Mrcio Cherem Schneider.
rea de Concentrao: Sistemas de Informao.
Palavras-chave: Circuitos analgicos, baixa-tenso, MOSFET chaveado.
Nmero de Pginas: 123.
O mercado e a necessidade de se implementar equipamentos portteis tm pressionado a
indstria a produzir circuitos com tenses de alimentao muito baixas. A tendncia
envolve a ambos circuitos, digitais e analgicos. Para o projeto de circuitos analgicos,
uma das mais srias limitaes que surgem quando a tenso de alimentao reduzida a
dificuldade de se ligar as chaves MOS em toda a excurso de tenso. A tcnica de
MOSFET chaveado (SM), recentemente introduzida, uma tcnica de dados amostrados
til para operao baixa tenso de alimentao visto que todas as chaves em circuitos SM
operam tenso constante dentro da faixa de conduo do MOSFET. Alm disso, a tcnica
SM no necessita nem de processos dedicados nem de esquemas de multiplicao de clock.
O bloco bsico de construo da tcnica SM um sample-and-hold (clula de meio atraso)
para baixa tenso composto de um amplificador operacional e transistores MOS operando
na regio triodo. A programao dos circuitos SM, a qual executada atravs de divisores
de corrente totalmente com MOSFETs (MOCDs), simples e no requer muita rea de
silcio. Neste trabalho, desenvolvida uma anlise matemtica da estrutura bsica SM, a
clula de meio atraso, e esquemas de compensao de offset so discutidos. A clula
implementada com tecnologia AMS 0,35m e resultados de testes so apresentados. Um
filtro programvel SM para baixa tenso tambm implementado, em um processo CMOS
de 1,6m. O filtro contm um conversor v/i, uma clula de meio atraso, uma seo
biquadrtica (contendo compensao de offset por auto-zero e MOCDs para programao)
e um conversor v/i.
vii
viii
Abstract of Thesis presented to UFSC as a partial fulfilment of the

requirements for the degree of Doctor in Electrical Engineering.
SWITCHED-MOSFET TECHNIQUE FOR

PROGRAMMABLE FILTERS OPERATING AT LOWVOLTAGE SUPPLY
November 2002
Advisor: Mrcio Cherem Schneider.
Area: Information Systems.
Keywords: Analogue circuits, low-voltage, switched-MOSFET.
Number of Pages: 123.
The market and the need to implement portable electronic equipment have pushed the
industry to produce circuit designs with very low-voltage power supply. This trend
addresses both analogue and digital circuits. For analogue design, a key limitation that
arises as the supply voltage is reduced is the difficulty of turning ON the MOS switches
over the entire voltage swing. The recently introduced switched-MOSFET (SM) technique
is a sampled-data technique suitable for low supply voltage operation since all SM
switches operate at a constant voltage within the conduction range of the MOSFET.
Besides, the SM technique does not need either dedicated processes or clock voltage
multiplication schemes. The basic building block of the SM technique is a low-voltage
sample-and-hold (half-delay cell) composed of an operational amplifier and MOS
transistors operating in the triode region. Programmability of SM circuits, which is
achieved through MOSFET-only current dividers (MOCDs), is simple and does not require
a large silicon area. In this work, a mathematical analysis of the very basic SM structure,
the half-delay cell, is developed, and offset compensation schemes are discussed. The
implementation of a half-delay cell with AMS 0.35m is described and measurement
results presented. An SM programmable low-voltage filter is also implemented, using a
1.6m CMOS process. The implemented filter contains a v-to-i converter, a half-delay
cell, a biquadratic section (using auto-zero offset compensation and MOCDs for
programming) and an i-to-v converter.
ix
ndice
Lista de figuras ________________________________________________________ xiii
Lista de tabelas _________________________________________________________ xv
Lista de smbolos _______________________________________________________ xvii
1 Introduo_____________________________________________________________ 1
1.1
Digital e analgico.............................................................................................................. 1
1.2
Projeto de circuitos de baixa tenso e baixo consumo.................................................... 2
1.2.1
1.2.2
Gap de conduo das chaves ..................................................................................................... 5

Amplificador operacional sob baixa tenso de alimentao .................................................... 11
1.3
Programao .................................................................................................................... 11
1.4
Organizao do trabalho................................................................................................. 13
2 Tcnica de MOSFET chaveado ___________________________________________ 15

2.1
Introduo ........................................................................................................................ 15
2.2
Bloco bsico de construo da tcnica SM .................................................................... 16
2.3
Gerao da tenso de polarizao para circuitos SM................................................... 19
2.4
Programao e o MOCD................................................................................................. 21
2.5
Outras estruturas SM...................................................................................................... 23
2.5.1
2.5.2
2.5.3
2.6
Integrador de primeira gerao................................................................................................ 23

Integrador de segunda gerao ................................................................................................ 25
Biquad universal SM ............................................................................................................... 28
Sumrio............................................................................................................................. 29
3 Anlise da clula de meio atraso __________________________________________ 31

3.1
Introduo ........................................................................................................................ 31
3.2
Efeitos da tenso de offset do amp-op e compensao de offset................................... 32
3.2.1
3.2.2
3.2.3
Correlated double-sampling em circuitos SM......................................................................... 33

Auto-zero na clula de meio atraso SM................................................................................... 34
Comparao entre as clulas de meio atraso com e sem compensao de offset.................... 39
3.3
Tempo de estabelecimento .............................................................................................. 41
3.4
Rudo................................................................................................................................. 42
3.4.1
3.4.2
3.5
Injeo de carga ............................................................................................................... 48
3.5.1
3.5.2
3.5.3
3.6
Rudo nos transistores e no amplificador operacional ............................................................. 43

Rudo na clula de meio atraso SM ......................................................................................... 45
Injeo de carga devida s capacitncias de overlap ............................................................... 49
Injeo de carga devida carga do canal................................................................................. 49
Injeo de carga na clula de meio atraso SM......................................................................... 50
Distoro harmnica ....................................................................................................... 53
3.6.1
3.6.2
Efeito da tenso de offset do amp-op ....................................................................................... 54

Efeito da carga injetada ........................................................................................................... 54
xi
3.6.3
3.6.4
3.7
Implementao de uma clula de meio atraso SM........................................................ 56
3.7.1
3.7.2
3.7.3
3.8
Efeito do descasamento entre os componentes.........................................................................55

Efeito do ganho DC finito do amp-op ......................................................................................56
Simulaes ...............................................................................................................................57
Medies no amp-op ................................................................................................................58
Medies na clula de meio atraso...........................................................................................60
Sumrio............................................................................................................................. 62
4 MOSFET chaveado: anlise em nvel de sistema ____________________________ 65

4.1
Introduo ........................................................................................................................ 65
4.2
Offset em outras estruturas SM ...................................................................................... 65
4.2.1
4.2.2
4.2.3
Efeito da tenso de offset no integrador de primeira gerao ...................................................66

Efeito da tenso de offset no integrador de segunda gerao ...................................................66
Efeito da tenso de offset na biquadrtica ................................................................................67
4.3
Conversores tenso/corrente e corrente/tenso............................................................. 67
4.4
Sumrio............................................................................................................................. 70
5 Implementao de estruturas bsicas MOSFET chaveado_____________________ 71

5.1
Introduo ........................................................................................................................ 71
5.2
Amplificador operacional................................................................................................ 73
5.3
Alterando a tenso de polarizao.................................................................................. 77
5.4
Implementao do filtro SM usando DIMOS ............................................................... 78
5.5
Resultados experimentais................................................................................................ 82
5.5.1
5.5.2
5.6
Medies nos amp-ops .............................................................................................................82

Medies no filtro SM..............................................................................................................85
Concluses ........................................................................................................................ 89
6 Concluses e trabalhos futuros___________________________________________ 91

6.1
Concluses ........................................................................................................................ 91
6.2
Trabalhos futuros com MOSFET chaveado.................................................................. 93
Apndice A Anlise do circuito de auto-zero ________________________________ 95

Apndice B Equaes e simulaes para tempo de estabelecimento na clula de meio
atraso SM ________________________________________________ 97
Apndice C Anlise de rudo____________________________________________ 103
Apndice D Anlise de distoro harmnica _______________________________ 109
Apndice E Anlise dos efeitos do offset na biquadrtica universal SM _________ 115
Apndice F Anlise da influncia do anho DC finito do amp-op na linearidade
dos conversores v/i e i/v ____________________________________ 117
Referncias___________________________________________________________ 119
Artigos publicados _____________________________________________________ 123
xii
Lista de figuras
Fig. 1-1.
Tcnicas de circuitos integrados analgicos. ________________________ 5
Fig. 1-2.
O circuito S/H bsico. __________________________________________ 7
Fig. 1-3.
Condutncia ON de uma chave CMOS, VDD=5V e 1,5V._______________ 7
Fig. 1-4.
Chave composta para a tcnica de bootstrap. ______________________ 9
Fig. 1-5.
Tcnica switched-opamp. _______________________________________ 10
Fig. 1-6.
A faixa de tenso de modo comum de entrada de um amp-op. _________ 11
Fig. 1-7.
Matriz de capacitores programvel (em binrio). ____________________ 12
Fig. 1-8.
Espelho de corrente bsico programvel. __________________________ 13
Fig. 2-1.
Modos de computao analgica. ________________________________ 16
Fig. 2-2.
Blocos bsicos de construo para tcnicas de dados amostrados. ______ 17
Fig. 2-3.
A clula de meio atraso da tcnica SM.____________________________ 18
Fig. 2-4.
Gerao de VX para excurso simtrica mxima de corrente. __________ 20
Fig. 2-5.
Corrente em um transistor MOS tendo VS = VX_non-lin. ________________ 21
Fig. 2-6.
O divisor de corrente inteiramente com MOSFETs, MOCD.___________ 22
Fig. 2-7.
Integrador SM de primeira gerao. ______________________________ 23
Fig. 2-8.
Integrador universal SM de primeira gerao.______________________ 24
Fig. 2-9.
Integrador SM de segunda gerao. ______________________________ 26
Fig. 2-10.
Integrador universal SM de segunda gerao. ______________________ 27
Fig. 2-11.
Biquadrtica SM universal. _____________________________________ 29
Fig. 3-1.
Espelho de corrente de baixa tenso. _____________________________ 32
Fig. 3-2.
A clula bsica de meio atraso da tcnica de MOSFET chaveado. ______ 33
Fig. 3-3.
Clula de meio atraso SM com CDS para compensao de offset. ______ 33
Fig. 3-4.
Clula de meio atraso SM com AZ para compensao de offset.________ 35
Fig. 3-5.
Seqncia de clock para o circuito da Fig. 3-4. _____________________ 35
Fig. 3-6.
Circuito equivalente de pequenos sinais para a determinao de taz. ____ 36
Fig. 3-7.
Gerador de clock para o circuito de AZ. ___________________________ 38
Fig. 3-8.
Sinais para o circuito da Fig. 3-7. ________________________________ 39
Fig. 3-9.
Sinais para o circuito da Fig. 3-7 - detalhe. ________________________ 39
Fig. 3-10.
Circuito para a obteno do sinal . ______________________________ 39
Fig. 3-11.
Circuito equivalente de pequenos sinais para a clula de meio atraso SM.41
Fig. 3-12.
Amp-op simples. ______________________________________________ 45
Fig. 3-13.
Sample-and-hold simples. ______________________________________ 46
Fig. 3-14.
A clula bsica de meio atraso de tcnica SM ______________________ 51
Fig. 3-15.
A clula de meio atraso SM com auto-zero. ________________________ 51
xiii
Fig. 3-16
Amp-op classe A para baixa tenso de alimentao._________________ 57
Fig. 3-17.
Circuito para medir fu e PM. ___________________________________ 59
Fig. 3-18.
Resposta em manitude para o circuito da Fig. 3-17. _________________ 59
Fig. 3-19.
A clula de meio atraso SM integrada. ___________________________ 60
Fig. 3-20.
Distoro versus corrente e freqncia de entrada. _________________ 61
Fig. 3-21.
Medio do rudo na clula de meio atraso SM. ____________________ 62
Fig. 4-1.
Conversor v/i SM. ____________________________________________ 68
Fig. 4-2.
Conversor v/i SM aperfeioado. _________________________________ 68
Fig. 4-3.
Fonte de corrente VX/R para o conversor v/i. _____________________ 69
Fig. 4-4.
Conversor v/i completo.________________________________________ 69
Fig. 4-5.
Conversor i/v completo.________________________________________ 69
Fig. 5-1.
Simples amp-op classe A Miller._________________________________ 73
Fig. 5-2.
Amp-op classe A para baixa tenso.______________________________ 73
Fig. 5-3.
Resposta em freqncia do amp-op classe A de baixa tenso. _________ 76
Fig. 5-4.
Gerao de VX elevado com transistores idnticos. ________________ 78
Fig. 5-5.
Leiaute do amp-op classe A (carga de 4t) da Fig. 5-2. _______________ 80
Fig. 5-6.
Esquemtico simplificado do filtro SM. ___________________________ 81
Fig. 5-7.
Leiaute do filtro SM. __________________________________________ 81
Fig. 5-8.
Floorplan do filtro SM. ________________________________________ 82
Fig. 5-9.
Tenses DC em um simples inversor de ganho unitrio com VOS=150mV. 84
Fig. 5-10.
Resposta em magnitude do amp-op DIMES.

na configurao no-inversora de ganho unitrio. _______________ 84
Fig. 5-11.
Amplificador inversor. ________________________________________ 85
Fig. 5-12.
Respostas AC medidas para vrias palavras nos MOCDs. ____________ 86
Fig. 5-13.
Rudo medido. _______________________________________________ 87
Fig. 5-14.
Distoro medida. ____________________________________________ 88
Fig. 5-15.
Microfotografia para o chip. ___________________________________ 88
Fig. A-1.
Circuito equivalente de pequenos sinais para a determinao de taz. ____ 95
Fig. B-1.
Circuito equivalente de pequenos sinais - chaves ideais e amp-op com

largura de banda infinita. ___________________________________ 97
Fig. B-2.
Circuito equivalente de pequenos sinais - chaves reais e amp-op com

largura de banda infinita. ___________________________________ 98
Fig. C-1.
Circuito equivalente de rudo para o intervalo de reteno __________ 104
Fig. C-2.
Circuito equivalente de rudo para o intervalo de auto-zero. _________ 105
Fig. C-3.
Circuito equivalente de rudo para o intervalo de amostragem. _______ 107
Fig. D-1.
A clula de meio atraso da tcnica SM. __________________________ 109
Fig. F-1.
Circuito completo do conversor v/i .______________________________117

xiv
Lista de tabelas
Tabela 2-1. Funes de transferncia para o integrador universal de 1a gerao. ___ 25
Tabela 2-2. Funes de transferncia para o integrador universal de 2a gerao. ___ 27
Tabela 3-1. Simulao das correntes de offset nos circuitos das Fig. 3-2, Fig. 3-3 e
Fig. 3-4 ___________________________________________________ 40
Tabela 3-2. Valores de projeto para o amp-op classe A. ________________________ 57
Tabela 3-3. Resultados de simulao para o amp-op AMS, malha aberta.__________ 57
Tabela 3-4. Resposta ao impulso simulada para o amp-op AMS, ganho unitrio.____ 58
Tabela 3-5. Medies DC para o amp-op AMS. _______________________________ 58
Tabela 5-1. Definies para o projeto do amp-op e do filtro SM. _________________ 74
Tabela 5-2 Valores obtidos para os amp-ops classe A (Fig. 5-2). _________________ 76
Tabela 5-3. Definies para o projeto do amp-op e do filtro com DIMOS 01. _______ 79
Tabela 5-4. Valores obtidos para os amp-ops classe A (Fig. 5-2) com DIMOS 01. ___ 79
Tabela 5-5. Medies DC para os amp-ops DIMES. ___________________________ 83
Tabela 5-6. Detalhes da resposta AC. _______________________________________ 87
Tabela 5-7. Resultados de distoro. ________________________________________ 88
Tabela B-1. Valores mximos calculados e simulados para Ch para erro de
estabelecimento de 8 bits. ___________________________________ 102
xv
xvi
Lista de smbolos
VLSI
Very Large Scale Integrated circuits. ______________________________ 1
CMOS
Complementary Metal Oxide Semiconductor. _______________________ 1
A/D
Analgico para Digital. _________________________________________ 2
D/A
Digital para Analgico. _________________________________________ 2
LVLP
Low-Voltage Low-Power circuits. _________________________________ 3
SC
Switched-Capacitor. ____________________________________________ 4
SM
Switched-MOSFET. ____________________________________________ 5
SI
Switched-current ______________________________________________ 5
S/H
Sample-and-Hold.______________________________________________ 6
PCA
Programmable Capacitors Array_________________________________ 12
MOCD
MOSFET-Only Current Divider._________________________________ 13
CDS
Correlated Double-Sampling. ___________________________________ 33
AZ
Auto-Zero ___________________________________________________ 34
xvii
xviii
Introduo
1.1 Digital e analgico

Os avanos em integrao de circuitos em escala muito grande (VLSI - Very Large
Scale Integrated circuits) tornaram possvel integrar vrios milhes de transistores sobre
uma nica pastilha de silcio (silicon chip). Isto deu um tremendo impulso ao
processamento digital de sinais. Implementaes digitais oferecem vrias vantagens
quando comparadas a solues com circuitos analgicos: fcil programao, flexibilidade,
funcionalidade adicional do produto, boa imunidade a ambos rudo e tolerncias do
processo industrial, e ciclos de projeto menores. Porm, a demanda de circuitos analgicos
permanecer. Condicionamento analgico de sinais e circuitos de converso de dados so
necessrios para um circuito digital interagir com um mundo inerentemente analgico. De
fato, a tendncia hoje em dia realizar sistemas complexos que contm o cerne digital e os
circuitos analgicos de interface em uma mesma pastilha, o que exige estratgias de
projeto de circuitos mistos (mixed-mode circuits). A tecnologia de processo dominante
para se realizar circuitos de integrao em escala muito grande ainda CMOS
(Semicondutor de xido de Metal Complementar - Complementary Metal Oxide
Semiconductor). Assim, uma tcnica de circuitos analgicos que pode ser implementada
em um processo CMOS comum encontrar enorme aplicao.
1
Tcnica de MOSFET chaveado para filtros programveis operando baixa tenso de alimentao
Alm de realizar a interface entre o mundo analgico e um processador de sinais

digital, circuitos analgicos ainda so e continuaro a ser utilizados em sistemas completos
[1]. Isto se aplica a sistemas onde a freqncia de operao muito alta para uma
implementao digital, a circuitos onde a baixa complexidade no justifica uma soluo
digital e a circuitos de muito baixo consumo, onde os circuitos adicionais (overhead)
necessrios, conversores analgico/digital (A/D) e digital/analgico (D/A), no podem ser
tolerados.
1.2 Projeto de circuitos de baixa tenso e baixo consumo

Durante os ltimos anos, a tenso de alimentao para circuitos VLSI tem diminudo
muito e continuar ainda a diminuir. Esta tendncia ocorre devido a trs fatores
correlacionados [2, 3]. O primeiro o escalamento da tecnologia VLSI, a qual atinge
comprimentos de canal bem menores que 1m (deep-submicron). medida que o
comprimento de canal atinge dimenses sub-mcron e a espessura do xido de porta
reduzida para apenas alguns nanmetros, a tenso de alimentao tem que ser reduzida de
modo a assegurar a confiabilidade do dispositivo. A segunda razo para a reduo da
tenso de alimentao o gerenciamento de potncia em grandes pastilhas VLSI. Uma
pastilha de silcio pode dissipar somente uma quantidade limitada de potncia por unidade
de rea. J que a densidade crescente de componentes permite a integrao de mais
funes eletrnicas por unidade de rea, a potncia dissipada por funo eletrnica tem que
ser reduzida de modo a evitar sobreaquecimento da pastilha. O terceiro motivo para a
reduo da tenso de alimentao o aumento da demanda, por parte do mercado, por
produtos mveis e operados a bateria.
Introduo 3
Torna-se importante definir o termo baixa tenso (LV - low-voltage). Hoje em dia
so considerados circuitos integrados de baixa tenso de alimentao aqueles que operam
com 1,5V ou menos. Uma outra definio relaciona a tenso de alimentao com
parmetros tecnolgicos e com o nmero de dispositivos empilhados (stacked devices) que
podem ser colocados no circuito. Serdijn [4] considera como circuitos analgicos de baixa
tenso de operao aqueles que no tm duas ou mais junes em srie entre duas linhas de
alimentao (no caso de transistores bipolares). Da mesma forma, para MOSFETs,
Hogervorst [5] considera como circuitos de baixa tenso aqueles capazes de operar com
uma tenso de alimentao de duas tenses porta-fonte e duas tenses de saturao
empilhadas. Considera ainda como circuitos de extrema baixa tenso aqueles que
necessitam de uma tenso de alimentao mnima de uma tenso porta-fonte e uma tenso
de saturao.
Para sucesso de mercado, os equipamentos portteis devem ser cada vez menores.
Para a necessria reduo de tamanho dos equipamentos portteis, o tamanho das baterias
est agora se tornando o fator limitante. Assim, alm da diminuio da tenso de
alimentao, em muitos casos tambm se torna necessria a reduo da dissipao de
potncia. Para dispositivos eletrnicos mdicos implantveis, por exemplo, esta restrio
em relao dissipao de potncia sempre se aplica. Temos, neste caso, os circuitos de
baixa tenso e baixa potncia (LVLP Low-Voltage Low-Power circuits).
Com a reduo da tenso de alimentao, projetistas de circuitos analgicos tm que
enfrentar novos problemas. Caractersticas importantes dos dispositivos, tais como ganho e
linearidade, so extremamente dependentes da tenso de alimentao. Mas as principais
limitaes que surgem com a reduo da tenso so o nmero reduzido de dispositivos que
podem ser empilhados entre as linhas de alimentao, a reduzida excurso de tenso e a
dificuldade de fechar as chaves MOS em toda a excurso de tenso [6]. O primeiro
problema limita os tipos de topologia que podem ser utilizados. O segundo problema reduz
a faixa dinmica obtida para um dado consumo de corrente. O terceiro problema
particularmente severo em circuitos de dados amostrados (ver subseo 1.2.1 abaixo) mas
pode tambm limitar a habilidade de programar digitalmente circuitos de tempo contnuo
(continuous-time circuits) [6].
Conforme o explicado na seo 1.1, em muitos casos os circuitos analgicos
compartilham uma mesma pastilha com circuitos digitais complexos. Como os circuitos
digitais em tais sistemas constituem a maior parcela da pastilha, os parmetros eltricos
dos transistores so otimizados para os mesmos, o que torna o projeto dos circuitos
analgicos mais difcil. Projetistas de circuitos analgicos poderiam tirar vantagem da
diminuio das tenses de limiar (threshold voltages) com o escalamento das tecnologias
MOS. Mas a reduo das tenses de limiar produz dois efeitos negativos para os circuitos
digitais, a reduo da margem de rudo e correntes de fuga maiores. Devido a estes efeitos
negativos, medida que os processos tecnolgicos so escalados para baixo, as tenses de
limiar dos MOSFETs dos processos CMOS padro (de baixo custo) permanecem
praticamente as mesmas.
Filtros analgicos podem ser implementados tanto com circuitos de tempo contnuo
como com tcnicas de dados amostrados (sampled-data techniques). Tradicionalmente (i.
e., no baixa tenso), implementaes de dados amostrados (especialmente com a tcnica
de capacitor chaveado, SC Switched-Capacitor) so usadas para aplicaes de baixa
freqncia e alta preciso, enquanto que solues de tempo contnuo (especialmente
implementaes gm-C) so usadas para circuitos de alta freqncia e de preciso mdia ou
baixa [6].
Para operao baixa tenso de alimentao, h uma tendncia de se usar tcnicas
que processam correntes em vez de tcnicas que processam tenses [1, 7]. Processamento
Introduo 5
analgico de sinais em modo corrente pode ser grosseiramente definido como

processamento analgico de sinais no qual corrente, mais do que tenso, o principal,
embora no necessariamente exclusivo, meio de conduo da informao [1]. A ampla
gama de aplicaes nas quais tcnicas em modo corrente podem ser aplicadas com
vantagem est documentada em [7]. A Fig. 1-1 ilustra algumas das tcnicas analgicas
para circuitos integrados. Ns iremos nos focar em circuitos de tempo discreto e iremos
demonstrar a utilidade da tcnica de MOSFET chaveado (SM Switched-MOSFET), a
qual tambm processa correntes.
Analogue Circuits
Continuous-time
Discrete-time
Charge
Processing
Transc.-C
(gm-C )
MOSFET-C
Dynamic
translinear
(DTL)
Switched
capacitor
(SC)
Current
Processing
Switched
current
(SI)
Switched
MOSFET
(SM)
Fig. 1-1. Tcnicas de circuitos integrados analgicos.
1.2.1
Gap de conduo das chaves

Um dos problemas-chave que devem ser enfrentados em operao baixa tenso de
alimentao est relacionado com as chaves. A chave MOS complementar tem sido
amplamente utilizada em circuitos analgicos de dados amostrados (capacitor chaveado e
corrente chaveada, SI Switched-current). A Fig. 1-2 mostra um simples circuito de
amostragem e reteno (S/H Sample and Hold). Por volta de VS = VD = Vin, a condutncia
de uma chave n-MOS em inverso forte [8] :
' W
g DSn = n C ox
( V VTon nVin )
L DD
(1-1)
'
onde n o fator de rampa, n a mobilidade do eltron, C ox
a capacitncia do xido por
unidade de rea, W/L a razo de aspecto (W a largura de canal e L o comprimento de

canal) e VTon a tenso de limiar no equilbrio para o transistor n-MOS. A expresso para a
condutncia gDSp da chave p-MOS similar a (1-1). A condutncia da chave depende da
tenso de alimentao e do sinal de entrada. A Fig. 1-3 ilustra a operao rail-to-rail da
chave CMOS. Note a dependncia da condutncia total da chave (Gon = gDSn + gDSp) com o
sinal de entrada. Reduzindo-se a tenso de alimentao, a faixa de conduo simultnea
dos dispositivos p-MOS e n-MOS fica tambm reduzida. Quando a tenso de alimentao
menor do que (VTon + |VTop|) / (2 - n) [9] (VTop a tenso de limiar no equilbrio para o
transistor p-MOS), como na Fig. 1.3b, a resistncia no estado ON torna-se proibitivamente
grande para valores intermedirios de vin e a operao rail-to-rail no mais possvel. Para
concluir, o chamado gap de conduo da chave, o qual afeta tanto os circuitos SC como
os circuitos SI, um dos mais significantes obstculos para a operao de circuitos de
dados amostrados baixa tenso de alimentao.
Algumas propostas para se lidar com o problema do gap de conduo das chaves
so encontradas na literatura. Uma delas o uso dos processos, caros, de baixa tenso de
limiar (low threshold processes) [6, 10], incompatveis com os processos CMOS utilizados
para circuitos digitais.
Introduo 7
V DD
V in
G ON=g DSn+g DSp
V in
V in
(a)
(b)
(c)
Fig. 1-2. O circuito S/H bsico.

(a) Esquemtico. (b) Com chave CMOS. (c) A condutncia da chave CMOS.
VDD=5V
3.5
Vin
Gon (mS)
2.5
CMOS
1.5
1
0.5
0.5
1.5
2.5
3.5
4.5
Vin (Volt)
(a)
0.5
VDD=1.5V
0.45
0.4
Vin
Gon (mS)
0.35
n-MOS
0.3
0.25
p-MOS
0.2
0.15
0.1
0.05
0
Gap
0
0.5
1.5
Vin (Volt)
(b)
Fig. 1-3. Condutncia ON de uma chave CMOS, (a) VDD=5V e (b) VDD= 1,5V.
Uma outra soluo freqentemente utilizada no passado para evitar o gap de

conduo das chaves em circuitos a capacitor chaveado o uso de multiplicadores de
tenso que geram dentro da pastilha (on-chip) sinais de clock maiores que a tenso de
alimentao [11, 12]. No entanto, para tecnologias sub-mcron o uso de dobradores de
tenso para melhorar o desempenho dos circuitos raramente recomendado devido baixa
tenso de ruptura dos transistores [13]. Alm disso, esta soluo introduz possveis
problemas de confiabilidade de longo prazo no xido.
Circuitos de bootstrap oferecem outra possvel soluo para o problema do gap de
conduo das chaves [14]. Sua operao permite a aplicao, quando a chave est ON, de
uma tenso constante igual a VDD entre os terminais porta e fonte. Desta forma, uma baixa
resistncia entre dreno e fonte estabelecida, independentemente do sinal de entrada. Para
a operao dos circuitos de bootstrap, muitos componentes devem ser adicionados para a
criao da chave composta. A Fig. 1-4 mostra um circuito de bootstrap [14] junto com a
chave n-MOS propriamente dita (M11). Durante a fase OFF, est baixo. Os dispositivos
M7 e M10 descarregam a porta de M11. Ao mesmo tempo, VDD aplicado ao capacitor C3
por M3 e M12. Este capacitor age como uma bateria, aplicando tenso entre porta e fonte
de M11 durante a fase ON. M8 e M9 isolam a chave de C3 enquanto ele est se carregando.
Quando torna-se alto, M5 joga para baixo a tenso da porta de M8, permitindo que a
carga do capacitor-bateria C3 flua para a porta G. Isto liga ambos M9 e M11. M9 habilita a
porta G a seguir a tenso de entrada S, adicionada de VDD, mantendo a tenso porta-fonte
constante independentemente do sinal de entrada. Por exemplo, se a fonte S est a VDD,
ento a porta G est a 2VDD, contudo, vGS = VDD. Note que o n S preferencialmente
excitado por uma fonte de baixa impedncia devido capacitncia adicionada a este n. Os
dispositivos M6 e M7 no so funcionalmente necessrios, mas melhoram a confiabilidade
Introduo 9
do circuito. M1, M2, C1 e C2 formam um multiplicador de clock que permite a M3

carregar unidirecionalmente C3 durante a fase OFF.
O problema com a soluo por circuitos de bootstrap o enorme overhead (como
pode ser visto na Fig. 1-4) que deve ser adicionado a cada chave crtica (i.e., cada chave no
caminho do sinal) no circuito de dados amostrados.
VDD
M2
M1
M3
VDD
C1
C2
C3
M4
M5 M6
M12
M8
M7
M10
G
M9
M11
Fig. 1-4. Chave composta para a tcnica de bootstrap [14].
A tcnica switched-opamp [15, 16] outra abordagem para permitir operao correta
das chaves em circuitos SC baixa tenso de alimentao. Nesta tcnica, a chave crtica
eliminada e sua funo realizada ligando-se e desligando-se o amplificador operacional
(amp-op) conectado a esta chave. A Fig. 1-5 mostra um circuito SC convencional e o
circuito equivalente switched-opamp. A base da tcnica est no fato de a sada do amp-op
estar em alta impedncia durante o estado de clock baixo para a chave crtica em questo,
conforme mostrado na Fig. 1-5c. Uma das desvantagens desta tcnica est no fato de o
circuito de realimentao no poder estar presente em todas as fases. Por exemplo, no
circuito da Fig. 1-5b, o circuito de realimentao (overall feedback) no permitido
durante 1. Cheung et al [41] propem uma soluo para este problema, a qual consiste em
10
colocar um outro amp-op chaveado em paralelo com o original e oper-lo durante 2.

Como pode ser notado, esta soluo implica em mais rea ocupada e em consumo extra de
corrente. Outro problema da tcnica switched-opamp diz respeito necessidade de
utilizao de uma chave de entrada em muitos circuitos, de modo que uma interface deve
ser adicionada na entrada. Algumas solues podem ser encontradas em [17, 18]. Contudo,
mais complexidade adicionada. Alm disso, na tcnica switched-opamp a freqncia
mxima de amostragem limitada pelo tempo de ligar e desligar o amp-op.
Overall Feedback
Overall Feedback
VB
VB
(a)
+
2
(b)
VDD
M5
M7
M8
CK
M10
IBias
M1
M2
Vin -
Vin +
CC
M6
M3
M4
CK
MS
VSS
(c)
Fig. 1-5. Tcnica switched-opamp [15].
(a) Integrador SC convencional. (b) Circuito equivalente switched-opamp. (c) Amp-op chaveado.
No Captulo 2, veremos como a tcnica de MOSFET chaveado resolve o problema

do gap de conduo das chaves de uma forma natural.
Introduo 11
1.2.2
Amplificador operacional baixa tenso de alimentao
O amplificador operacional um bloco amplamente utilizado em circuitos

analgicos. A tenso de alimentao deve ser superior a um certo valor para permitir a
operao correta do amplificador. A Fig. 1-6 mostra um estgio de entrada convencional
para amplificadores operacionais. A mxima tenso de modo comum de entrada VCM
aproximadamente VDD-(|VTop|+VDSsat). Esta restrio faz com que certas topologias no
possam ser utilizadas com simples amp-ops baixa tenso de alimentao. Em circuitos
com MOSFET chaveado, como ser visto no Captulo 2, todos os amp-ops operam com
uma tenso de modo comum de entrada muito prxima ao potencial negativo VSS, o que
permite que estgios de entrada convencionais, como o mostrado na Fig. 1-6, possam ser
usados mesmo a baixas tenses de alimentao.
V D ssat,p
V-
V+
V Top
V CM
Fig. 1-6. A faixa de tenso de modo comum de entrada de um amp-op.
1.3 Programao
Algumas aplicaes utilizam filtros programveis, s vezes com a necessidade de
operao a baixa tenso de alimentao. Circuitos de auxlio audio (hearing-aid
circuits) [19-22] constituem um dos exemplos de aplicao que exige filtros programveis
12
LVLP. Neste caso especfico, o audiologista, ou o prprio sistema, deve ajustar a seo do
filtro para tratar o espectro de udio de acordo com o tipo de deficincia auditiva do
paciente.
Circuitos SC podem ser programados atravs do uso de matrizes de capacitores
programveis (PCAs - Programmable Capacitors Arrays) [23]. Uma PCA de 3 bits
mostrada na Fig. 1-7. A mesma consiste basicamente de capacitores ponderados (peso
binrio) conectados em paralelo. Atravs de sinais digitais, o lado direito dos capacitores
(na figura) conectado ou para o n X ou para o terra.
Circuitos SI podem ser programados atravs de espelhos de corrente ponderados,
conforme mostra a Fig. 1-8 [1]. O ganho do espelho a = (W/L)A /(W/L)REF, onde (W/L)A =
(W/L)NP + b0(W/L)0 + b1(W/L)1. Um problema importante que surge com esta estratgia o
erro de quantizao devido s limitaes impostas pela grade tecnolgica [1].
X
b2
b1
C/2
b0
C/4
Fig. 1-7. Matriz de capacitores programvel (em binrio) [22].
Introduo 13
Ambas as tcnicas acima descritas para programao, utilizadas para circuitos SC e

circuitos SI, apresentam a desvantagem de utilizar estruturas ponderadas, s quais
necessitam de uma rea de silcio que cresce exponencialmente com o nmero de bits.
Veremos no Captulo 2 que circuitos com MOSFET chaveado podem ser programados
usando os MOCDs (MOSFET-Only Current Dividers), os quais ocupam uma rea que
cresce linearmente com o nmero de bits de programao.
VDD
IB
Iin
MNP
MREF
b0
b1
b0
b1
M0
Io
M1
MA
1:a
VSS
Fig. 1-8. Espelho de corrente bsico programvel de ganho a [1].
1.4 Organizao do trabalho

Este trabalho foi dividido em seis captulos. Aps esta introduo, o Captulo 2
explica o princpio da tcnica de MOSFET chaveado (SM) e apresenta algumas estruturas
bsicas SM. No Captulo 3, desenvolvida uma anlise matemtica da estrutura elementar
da tcnica SM, a clula de meio atraso. Tambm no Captulo 3, estratgias de
compensao de offset so discutidas e so apresentados resultados experimentais. O
Captulo 4 foca outros aspectos prticos da tcnica SM, como os conversores
corrente/tenso e tenso/corrente que podem ser necessrios para algumas aplicaes. O
Captulo 5 descreve a implementao de vrias estruturas bsicas SM contidas em um
14
filtro passa-baixa programvel de baixa tenso. Resultados experimentais so apresentados

e discutidos. Finalmente, no Captulo 6, algumas concluses so realizadas.
Tcnica de MOSFET chaveado
2.1 Introduo
Conforme explicado no captulo anterior, as tcnicas convencionais de dados
amostrados, capacitor chaveado e corrente chaveada, no so naturais para operao em
baixa tenso. Neste captulo, a tcnica de MOSFET chaveado (SM) considerada e sua
aplicabilidade em circuitos de baixa tenso enfatizada. Inicialmente, na seo 2.2,
apresentada uma viso geral dos blocos bsicos das tcnicas de dados amostrados, com
nfase no bloco bsico da tcnica SM. A seo 2.3 descreve a gerao da tenso de
polarizao para os circuitos SM e discute a sua influncia na operao em baixa tenso. A
seo 2.4 est centrada em programao de circuitos SM, com destaque para os divisores
de corrente totalmente a MOSFET (MOCDs), os elementos utilizados para programao
que demandam pouca rea. Na seo 2.5, outras estruturas SM, tais como integradores e
sees biquadrticas (biquids), so descritas. Finalmente, na seo 2.6, um sumrio
apresentado.
15
16 Tcnica de MOSFET chaveado para filtros programveis operando baixa tenso de alimentao
2.2 Bloco bsico de construo da tcnica SM

Trs elementos bsicos tm sido utilizados para circuitos eletrnicos de dados
amostrados, a saber capacitores, fontes de corrente e resistores, conforme mostrado na Fig.
2-1 [24]. O primeiro elemento a base da bem conhecida tcnica de capacitor chaveado, o
segundo usado na tcnica de corrente chaveada [50] e o terceiro baseia a tcnica de
MOSFET chaveado.
Capacitors
Charge
Sensing
Circuit
Current Sources
Current
Sensing
Circuit
Resistors
Current
Sensing
Circuit
Fig. 2-1. Modos de computao analgica.
Os elementos bsicos de computao analgica mostrados na Fig. 2-1 no precisam

necessariamente ser lineares para a implementao prtica das tcnicas [25]. Considerando
elementos lineares por simplicidade, os blocos bsicos de construo de algumas das
possveis tcnicas de dados amostrados so mostrados na Fig. 2-2. Para a tcnica SC, o
bloco bsico de construo um integrador, enquanto que para SI e para a tcnica que usa
resistores (a qual poderia neste momento ser chamada de resistor chaveado, SR), o bloco
bsico de construo uma clula de meio atraso.
Tcnica de MOSFET chaveado 17
VI
VO
2
+
(a)
J
iin
iD1 (W/L)
M1
cgs
(W/L)
CK
iD2
iout
M2
Ms
(b)
iin
io
R2
VX
VX
R1
(c)
Fig. 2-2. Blocos bsicos de construo para tcnicas de dados amostrados.
(a) SC, integrador. (b) SI, clula de meio atraso. (c) SR, clula de meio atraso.
A operao dos circuitos da Fig. 2-2 brevemente descrita conforme segue. Na Fig.
2-2a, na fase de clock 2, o capacitor C mantm a tenso de sada enquanto que o capacitor
C descarregado. Na prxima fase (1), o capacitor C carregado com vI(n) enquanto
o capacitor C se carrega com vO(n), o que produz uma funo de transferncia no domnio
z de H(z) =
vO1 (z)
v I1 (z)
. Na Fig. 2-2b, o transistor M1 opera na saturao e assume1 z 1
se que a tenso de sada faz com que M2 opere tambm na saturao. A corrente de entrada
armazenada como uma tenso sobre o capacitor de porta de M1. Quando a chave Ms est
fechada, as correntes de dreno de M1 e M2 so iguais, i.e., a corrente de sada segue a
corrente de entrada (fase de amostragem). Quando a chave Ms abre, a corrente de dreno de
M2 mantida constante em seu valor anterior (fase de reteno). Na Fig. 2-2c, quando a
chave est fechada, tem-se:
i = [R1 R2 ] i
o
in
(2-1)
visto que R1 e R2 esto ambos polarizados com as mesmas tenses. A corrente de sada io
uma rplica invertida da corrente de entrada iin. O capacitor C carregado com uma tenso
V cujo valor depende de ambos iin e R1. Quando a chave abre, a tenso V mantida no
capacitor de memria e a corrente mantida na sada.
A principal desvantagem do circuito da Fig. 2-2c o uso de resistores, os quais
demandam muita rea, especialmente em aplicaes LVLP. Na verdade, conforme
previamente mencionado, os elementos bsicos para uma tcnica de dados amostrados no
precisam necessariamente ser lineares para a correta operao dos circuitos. Considere
agora o circuito da Fig. 2-3. O mesmo consiste de um amplificador operacional, um
capacitor de memria Ch (o qual pode ser no-linear) e dois transistores com nolinearidades casadas (M1 e M2) operando na regio triodo. O motivo para a operao na
regio triodo evidente a corrente na regio triodo bastante sensvel tenso de dreno,
enquanto que a corrente na saturao quase insensvel tenso de dreno.
Ch
iin
VDD
vo
io
M2
VX
VX
M1
VDD
Fig. 2-3. A clula de meio atraso da tcnica SM [27].
Assuma agora que o amp-op ideal e que os transistores so casados na Fig. 2-3.
Ento, quando a chave est fechada, tem-se
= (W L ) M2
(W L )M1 ]iin
(2-2)
j que M1 e M2 esto ambos polarizados com o mesmo conjunto de tenses. A corrente de

sada io , como na Fig. 2-2c, uma rplica invertida da corrente de entrada iin. O capacitor
Ch carregado com uma tenso V cuja tenso depende de iin, dos parmetros do transistor
M1 e da tenso de porta. Quando a chave abre, a tenso V retida no capacitor de memria
e a corrente mantida na sada A chave n-MOS opera a uma tenso constante igual a VX, a
qual pode ser colocada em um valor que permita tanto operao da chave dentro de sua
faixa de conduo como correntes mximas iguais no sentido positivo e negativo.
importante enfatizar que a clula de meio atraso SM tambm permite
amplificao de corrente, com o ganho determinado pelas razes de aspecto dos
transistores M1 e M2.
Apenas recentemente a tcnica de dados amostrados que est sendo aqui apresentada
foi chamada de Tcnica de MOSFET chaveado. Em artigos mais antigos a mesma havia
sido chamada de Uma tcnica de corrente chaveada para aplicaes baixa tenso [2630]. O novo nome (SM) descreve de forma mais apropriada a tcnica com a qual se est
lidando e ainda evita que SM seja confundida com a tcnica de corrente chaveada
convencional.
2.3 Gerao da tenso de polarizao para circuitos SM

Na tcnica SM, todas as chaves n-MOS operam a uma tenso constante igual a VX, a
qual gerada pela associao srie de dois transistores iguais, conforme pode ser visto na
Fig. 2-4b [9, 31]. Para facilitar o entendimento do circuito da Fig. 2-4b, melhor examinar
primeiro o comportamento do divisor linear da Fig. 2-4a, onde fica claro que VX_lin =
VDD/2. Esta tenso, VDD/2, permite a mxima excurso de corrente em ambos sentidos,
positivo e negativo, em um circuito como o da Fig. 2-2c, assumindo-se o amp-op como

sendo rail-to-rail na sada. Na Fig.2-4b, a corrente a mesma nos transistores (idnticos);
assim, a aplicao de VX_non-lin, obtido do divisor de tenso da Fig. 2-4b, entrada inversora
do amplificador operacional permite a excurso simtrica mxima de corrente em um
circuito como o da Fig. 2-3.
VDD
VG
VDD
M (nMOS)
VX_lin
VX_non-lin
I
M (nMOS)
I
R
(b)
(a)
Fig. 2-4. Gerao de VX para excurso simtrica mxima de corrente.
Considere a corrente de dreno em inverso forte [8, 51]:

iD =
'
(W / L )n
n C ox
(VP v S )2 (VP v D )2
2
(2-3)
onde vS, vD so as tenses de fonte e dreno referenciadas ao substrato, Vp a tenso de

pinch-off [8], n a mobilidade do eltron, C ox' a capacitncia do xido por unidade de
rea e W/L a razo de aspecto. A Fig. 2-5 ilustra a corrente em um transistor n-MOS para
VS = VX_non-lin. Como pode ser visto pela Fig. 2-5, a tenso VX_non-lin est muito mais
prxima do potencial negativo de alimentao (ground) do que do positivo (VDD) . Na
inverso forte, a tenso VX_non-lin dada [31] por:
V X _ nonlin = VP 1 1 / 2
(2-4)
A mxima corrente bidirecional em um transistor obtida em dois casos: com vS =

0V e vD = VX_non-lin (neste caso, -Imax); ou com vD = Vp e vS = VX_non-lin (neste caso, +Imax).
Esta corrente, ilustrada na Fig. 2-5, dada por
I max =
'
(W / L )n 2
n C ox
VP
4
(2-5)
A tenso VX_non-lin (de agora em diante chamada somente de VX) provida pelo circuito
da Fig. 2-4b no somente permite a maior excurso de corrente em ambas direes como
tambm garante que a chave n-MOS operada dentro da sua faixa de conduo. Todas as
chaves em circuitos SM operam com tenso VX, e todos os amp-ops tm VX como tenso de
entrada de modo comum. Estes fatores fazem de SM uma tcnica adequada para operao
baixa tenso de alimentao.
ID
Im ax
GND
V DD
VD
-Im ax
Fig. 2-5. Corrente em um transistor MOS tendo VS = VX_non-lin.
2.4 Programao e o MOCD

Na tcnica SM, a programao digital efetuada com o uso de MOCDs, os divisores
de corrente inteiramente com MOSFETs [32]. O diagrama esquemtico de um MOCD e o
seu smbolo so mostrados na Fig. 2-6. Todos os transistores do MOCD tm mesmos
comprimento e largura e um substrato comum ligado ao potencial negativo da alimentao.
A corrente de sada do MOCD uma frao controlada a da corrente de entrada, de
acordo com
a=
M 1
bi 2 (i-M )
(2-6)
i =0
onde M o nmero de bits do MOCD e bi = 0 ou 1, b0 o bit menos significativo (LSB) e

bM-1 o bit mais significativo (MSB) .
O MOCD tem uma impedncia de entrada que independente de ambos a palavra
digital e o nmero de bits, fornecendo assim uma impedncia de carga constante para os
amp-ops. Sem o uso de tcnicas de trimming, os MOCDs atingem facilmente resoluo de
6 bits, o que suficiente para algumas aplicaes [33]. A alta linearidade dos MOCDs tem
mostrado-se adequada para processamento analgico de sinais [32].
Na clula de meio atraso SM da Fig. 2-3, o ganho de corrente, dado por (2-2), pode
ser controlado com o uso de um MOCD no lugar de M1 ou de M2.
VDD
I
bM-1
bM-1
bi
bi
Same potential
bo
bo
(a)
Digital word
SUM
(1-a)
DUMP
(b)
Fig. 2-6. O divisor de corrente inteiramente com MOSFETs, MOCD.

(a) Esquemtico. (b) Smbolo.
2.5 Outras estruturas SM

Alm da clula de meio atraso, outros blocos bsicos da tcnica SM so os
integradores de primeira e de segunda gerao. Outras estruturas muito teis so as sees
biquadrticas, as quais podem realizar diferentes funes de filtragem. Estas estruturas so
consideradas nesta seo.
2.5.1
Integrador de primeira gerao

O integrador SM de primeira gerao implementado utilizando-se duas clulas de
atraso, conforme mostrado na Fig. 2-7 [27].

Ch1
iOA
A1
+
o
i in
iF
Ch2
MA
VDD
M1
M2
VDD
A2
+
iOB
iA
M3
MB
VDD
VX
MC
(a)
(b)
Fig. 2-7. Integrador SM de primeira gerao.

(a) Circuito. (b) Seqncia de clock.
A operao do integrador a seguinte: durante o, a soma das correntes de entrada

(iin) e de realimentao (iF) armazenada na 1a clula de meio atraso na forma de uma
tenso equivalente em Ch1; durante e, a corrente de entrada para a 2a clula (iA)
armazenada como uma tenso equivalente em Ch2. Assumindo-se M1, M2 e M3 com as
mesmas razes de aspecto, o integrador apresenta em suas sadas as funes de
transferncia [27]:
o
(z )
I OA
o
I IN
(z )
o
(z )
I OB
o
(z )
I IN
1
1 z 1
(2-7a)
z 1
1 z 1
(2-7b)
onde =(W/L)MA/(W/L)M1, =(W/L)MC /(W/L)M3 e =(W/L)MB/(W/L)M3. Os parmetros ,

e podem ser implementados com MOCDs nos lugares de MA, MC, e MB, respectivamente,
resultando em um integrador programvel digitalmente. Como na clula de meio atraso, as
chaves no integrador operam tenso constante.
Um integrador universal pode ser obtido facilmente com algumas modificaes. A
Fig. 2-8 mostra tal circuito [34]. A Tabela 2-1 mostra o conjunto completo de funes de
transferncia para o integrador universal de primeira gerao. Note que integradores sem
perda e inversores analgicos so obtidos com = 1.
Ch1
i1
i3
iOA
A1
+
Ch2
VDD
A2
+
iOB
iA
M3
M2
M1
iF
VDD
VDD
e
VX
MA
MC
i2
Fig. 2-8. Integrador universal SM de primeira gerao.
MB
Tabela 2-1. Funes de transferncia para o integrador SM universal de primeira gerao.
I 1O
O
I OA
e
I OA
1
1 z 1
z 1 / 2
1 z 1
I3
I 2e
z 1 / 2
1 z 1
z 1
1 z 1
O
I OB
z 1
1 z 1
z 1 / 2
1 z 1
e
I OB
z 1 / 2
1 z 1
1
1 z 1
e 1
Se H o
1 z 1 1 / 2
z
1 z 1
Um sinal S o H e amostrado em o e mantido constante em e.
2.
Um sinal S e H o amostrado em e e mantido constante em o.
1 z 1
0
1 z 1
1.
2.5.2
1 z 1
1 z 1
1 z 1 1 / 2
z
1 z 1
Integrador de segunda gerao

A implementao de filtros de alto Q [1] extremamente difcil com o integrador de
primeira gerao. A razo para esta dificuldade est no fato de que filtros de alto Q exigem
integradores sem perda ou com pouca perda. Como pode ser observado na expresso (2-7),
integradores sem perda requerem perto de 1. Tal valor preciso de depende de um
casamento preciso entre transistores. Por outro lado, o integrador de segunda gerao
mostrado na Fig. 2-9 [28] soluciona este problema visto que a sensibilidade do plo de
integradores de baixa perda ao no to crtica como no integrador de primeira gerao.
Ch 1
i in
A1
+
iO A
MA
M in
iA
M A1
iB
z
V DD
MC
z
VD D M B 1
Ch 2
A2
+
iO B
MB
o
y
z
(n-1)
VX
(n-1 /2)
(a)
(n)
(b)
Fig. 2-9. Integrador SM de segunda gerao.

(a) Circuito. (b) Seqncia de clock.
Na Fig. 2-9, assumindo-se que os transistores MA1 e MB1 tenham as mesmas razes de
aspecto, o integrador SM de segunda gerao apresenta as seguintes funes de
transferncia [28]:
I OAo ( z )
I ino (
z)
I OBo ( z )
I ino ( z )
1
1 + z 1
(2-8a)
z1
1 + z 1
(2-8b)
onde =(W/L)MA/(W/L)MA1, =(W/L)MC/(W/L)MB1 e =(W/L)MB/(W/L)MB1. Como no

integrador de primeira gerao, os parmetros , e podem ser implementados com
MOCDs. Note por (2-8) que um integrador sem perdas realizado com a simples
desconexo de MC na Fig. 2-9.
O uso de 3 sinais de clock necessrio para evitar perda de informao em uma
implementao prtica. Um integrador universal pode ser obtido com poucas modificaes,
conforme pode ser visto na Fig. 2-10. A seqncia de clock a mesma que para o circuito
da Fig. 2-9. As funes de transferncia para o integrador de segunda gerao da Fig. 2-10
esto expressas na Tabela 2-2.
Ch 1
x
y
i1
iO A
A1
+
MA
M in
z
i2
M A1
iA
V DD
i3
iB
VD D
VD D
MC
M B1
Ch 2
A2
+
iO B
MB
VX
Fig. 2-10. Integrador universal SM de segunda gerao.

Tabela 2-2. Funes de transferncia para o integrador SM universal de segunda gerao.
I1o
o
I OA
e
I OA
1+
1 + z 1
1+
z 1 / 2
1
1+ z
I 2e
z 1 / 2
1 + z 1
z 1
1 + z 1
o
I OB
z 1
1 + z 1
z 1 / 2
1 + z 1
e
I OB
z 1 / 2
1 + z 1
1
1 + z 1
I3
S
e 1
1 z 1
1 + z 1
1 z 1 1 / 2
z
1 + z 1
1.
Um sinal S o H e amostrado em o e mantido constante em e.
2.
Um sinal S e H o amostrado em e e mantido constante em o.
Se H o
z 1 / 2
( )
1 + z 1
z 1
( )
1 + z 1
z 1 / 2
1 z 1
1
1+ z
1
1 z 1
1
1+ z
2.5.3
Biquad universal SM
Usando-se um integrador inversor e um no-inversor, um filtro de segunda ordem
(biquad) pode ser construdo. A biquad mostrada na Fig. 2-11 [28] utiliza dois integradores
SM de segunda gerao e foi projetada utilizando-se a transformao backward LDI [35].
Esta transformao leva a menores erros de prewarping de freqncia do que as
transformaes Euler. Na Fig. 2-11, a entrada 1 a entrada passa-baixa, a entrada 2 a
entrada passa-faixa e a entrada 3 a passa-alta, sendo ento o circuito considerado uma
biquadrtica universal. A relao sada/entrada para a biquadrtica :
I oe ( z )
K 3 .I 3e . 1 z 1
+ K 2 .I 2e a.f. 1 z 1 z 1 + K 1 .I 1e .az 1
2
1 2 a.f a z
(2-9)
+ (1 af ).z 2
Em (2-9), as correntes de entrada I2 e I3 so na verdade amostradas em e e mantidas

constantes em o, o que significa que um S/H deve ser colocado antes destas entradas.
Na biquadrtica da Fig. 2-11, a programao pode tambm ser efetuada por MOCDs.
O termo .x significa que a palavra digital x est ANDing com o clock para
implementar o chaveamento do MOCD. A freqncia central (o) e o fator de qualidade
(Q) podem ser controlados independentemente se a freqncia de amostragem for muito
maior que a freqncia central . Neste caso:
T a
(2-10a)
onde T o perodo de amostragem. Tambm

Q 1/ f
(2-10b)
.a
e
i1
VOA1
A11
1
e
+
VX
VOA2
c
A12
+ A21
K3 i3
VDD
K2 i2
.a
o
e .K1
VOB1
VDD
1
i
o
c
A22
VOB2
VDD
f
Fig. 2-11. Biquadrtica universal SM.
2.6 Sumrio
A tcnica de MOSFET chaveado uma tcnica alternativa para processamento
analgico de tempo discreto baixa tenso de alimentao, sem a necessidade de uso de
um processo especial. Todas as chaves nas estruturas SM operam tenso constante.
Portanto, o gap de conduo das chaves evitado. A tenso de modo comum de entrada
de todos os amplificadores operacionais em circuitos SM prxima do potencial negativo
de alimentao; portanto, mesmo estgios de entrada bastante simples so permitidos para
os amplificadores operacionais. No h necessidade de capacitores lineares. Desta forma,
para operao baixa tenso de alimentao a tcnica SM apresenta vantagens em relao
s tcnicas tradicionais SC e SI. A tcnica de MOSFET chaveado tambm caracteriza-se
pela simplicidade de programao. Assim, a tcnica SM pode ser muito til em aplicaes
onde filtros programveis de baixa tenso so necessrios.
Anlise da clula de meio atraso
3.1 Introduo
A clula de meio atraso o bloco bsico de construo da tcnica de MOSFET
chaveado. Portanto, importante realizar uma anlise detalhada da clula de meio atraso e
estabelecer uma formalizao que permita definir os limites da tcnica SM e compara-la
com outras tcnicas. Neste captulo, tal anlise desenvolvida. Na seo 3.2, os problemas
devidos tenso de offset do amplificador operacional so considerados e esquemas que
compensao de offset so propostos. A seo 3.3 est centrada em consideraes relativas
ao tempo de estabelecimento (settling time), as quais so importantes para a determinao
dos valores mximos de capacitores que podem ser usados. O rudo na clula de meio
atraso analisado na seo 3.4. So considerados ambos o rudo de banda larga
(broadband noise) e o rudo amostrado-e-retido (sampled-and-held noise). Injeo de
carga e offset residual so tratados na seo 3.5. A seo 3.6 enfoca as imperfeies que
contribuem para distoro harmnica. Em todas estas sees exemplos numricos so
dados, para uma dada tecnologia. Na seo 3.7, a implementao de uma clula de meio
atraso SM em tecnologia 0,35m da Austria Micro Systems (AMS) descrita e resultados
experimentais so apresentados. Finalmente, na seo 3.8, um sumrio apresentado.
31
32
3.2 Efeitos da tenso de offset do amp-op e compensao de offset

Considere o espelho de corrente na Fig. 3-1, o qual a clula de meio atraso SM sem
amostragem. A tenso de offset VOS do amplificador operacional gera um erro DC iO na
corrente de sada [27] dado por
V
iO
= 2 2 OS
I max
VP
(3-1)
onde Imax dado por (2-5), M1M2. Em (3-1), o ganho do amp-op considerado infinito.
VDD
-
vo
io
M2
VX
Vos
iin
VX
M1
VDD
Fig. 3-1. Espelho de corrente de baixa tenso [27].
A clula de meio atraso SM um espelho de corrente amostrado (S/H), como

mostrado na Fig. 3-2. No circuito S/H, o erro na corrente de sada tambm proporcional
tenso de offset do amp-op. Para o circuito da Fig. 3-2, considerando-se transistores
idnticos:
io ( n + 1 ) =
onde R = (I D / VS )1
aberta do amp-op.
V S =V D =V X
iin ( n + 1 2 ) VOS
1
+
A 1V X
1
1
1+ A
1+ A
R
'
(W / L )(V DD VT 0 )
=
n C ox
2
(3-2)
e A o ganho DC de malha
Anlise da clula de meio atraso 33
Este erro ir afetar a faixa dinmica dos circuitos. Assim, em algumas aplicaes,
ser necessrio superar este problema atravs do uso de tcnicas de compensao de offset.
Ch
VDD
vo
io
M2
VX
Vos
iin
VX
M1
VDD
hold (thol)
sample (tsam)
n+1/2
sample
n+3/2
n+1
Fig. 3-2. A clula bsica de meio atraso da tcnica de MOSFET chaveado [27].
3.2.1
Correlated double-sampling em circuitos SM

O circuito de compensao de offset sugerido em [30] mostrado na Fig. 3-3. O
mesmo baseado no circuito de correlated double-sampling (CDS) proposto por Nagaraj

et al para circuitos a capacitor chaveado [36].
c
c
M2
Vos
VX
M1
tos
sample
hold
n+1/2
n+1
VDD
io
c Cc
VX
i in
Ch
c
VX
c
VDD
n n+
1/4
n+
5/4
n+3/2
Fig. 3-3. Clula de meio atraso SM com CDS para compensao de offset.
34
A operao do circuito a seguinte. Quando c est alto, a tenso de offset

armazenada em Cc. Conseqentemente, quando c est baixo o offset aparece como um
sinal de entrada e o seu efeito na sada idealmente cancelado. Para o circuito na Fig. 3-3
(transistores iguais):
io ( n + 1 )
iin ( n + 1 / 2 ) A1 .VOS 1 A1 .iin ( n 1 / 2 )

+
1
2
1 + A1
1 + A1 R 1 + (2 + K c )A
(3-3)
onde Kc (Cc/Ch).
Comparando-se (3-3) com (3-2) nota-se que o circuito de compensao de offset da
Fig. 3-3 no somente atenua VOS pelo ganho DC do amplificador operacional mas tambm
elimina o efeito de VX na sada. Como desvantagem, h um termo (o mais direita em (33)) que depende da amostra anterior. Todavia, tal termo atenuado pelo ganho DC do
amp-op e, em muitos casos, no significativo.
Uma seqncia de amostragem apropriada fundamental para a operao correta do
circuito da Fig. 3-3. Se c fechar antes de c abrir, uma frao da carga armazenada em CC
pode ser perdida.
Os resultados mostrados em (3-3) so similares queles obtidos por esquemas de
correo de offset para circuitos SC [36].
3.2.2
Auto-zero na clula de meio atraso SM

Ns propomos a estrutura de auto-zero (AZ) mostrada na Fig. 3-4 para compensao
de offset. Nesta estrutura, o capacitor de reteno (Ch) no necessita de qualquer

amostragem durante AZ. Como resultado disto, esta estrutura de AZ apresenta menos
problemas com injeo de carga e menor distoro do que a estrutura com CDS da Fig. 33. Contudo, para evitar glitches, um esquema de clock mais complicado necessrio. Tal
esquema de clock mostrado na Fig. 3-5. A operao do circuito da Fig. 3-4 a seguinte:
durante taz, somente as chaves controladas por c1 e c2 esto fechadas. CAZ est em
paralelo com as entradas do amp-op e assim, considerando-se um amplificador operacional
ideal, a tenso sobre CAZ iguala-se a VOS. Aps taz, c1 e c2 esto abertos e cn est
fechado. A tenso sobre CAZ iguala-se a VOS mas sua polaridade oposta quela da tenso
de offset do amp-op. Idealmente, uma compensao completa da tenso de offset
atingida.
Ch
vo
iin
io
M2
VX
VOS
Caz
c2
cn
VDD
c1
VX
VX
M1
VDD
Fig. 3-4. Clula de meio atraso SM com AZ para compensao de offset.
taz
taz
n n+
1/4
sample
(tsam)
n+1/2
hold (thol)
c2
taz
cn
n+
5/4
n+1
n+3/2
c1
taz
Fig. 3-5. Seqncia de clock para circuito da Fig. 3-4.
Considerando-se o amp-op com ganho DC finito A, tem-se para o circuito da Fig. 34:
io ( n + 1 )
iin ( n + 1 / 2 )
1 + A 1
A 1 .VOS 1 A 1 .iin ( n 1 / 2 )
2
1
1 + A 1 R 1 + (2 + K a )A
(3-4)
36
onde Ka (CAZ/Ch) e R = (I D / V S )1
VS =VD =V X
'
(W / L )(V DD VT 0 ) .
=
n C ox
2
A expresso (3-4) idntica a (3-3), i. e., a compensao de offset atingida com o

circuito de AZ proposto a mesma que para o circuito com CDS. Ns iremos nos
concentrar, nos prximos captulos e sees, no circuito com auto-zero.
Tempo para realizar AZ

Durante consecutivos intervalos de AZ, carga injetada no capacitor de auto-zero
(CAZ). Assim, um certo tempo necessrio para recarregar CAZ com VOS. A Fig. 3-6 mostra
o circuito equivalente de pequenos sinais para o circuito da Fig. 3-4 durante taz.
Ch
vo
VAZ
vi
io
gm vi
go
g2
CAZ
VOS
Fig. 3-6. Circuito equivalente de pequenos sinais para a determinao de taz.
Considerando-se para o amp-op uma transcondutncia finita representada por uma

funo de plo simples, isto , g m = g m ( s ) =
g mo
, onde 1 o plo dominante do
1 + s / 1
amplificador com carga, tem-se (Apndice A):

t az
(1 + K a )g L
g mo 1
ln(1 ) =
(1 + K a )
u
ln(1 )
(3-5)
onde o erro admitido na tenso sobre CAZ, u a freqncia de ganho unitrio de malha
aberta do amp-op com carga, K a C AZ C h e gL = go + g2. g2 a condutncia dreno-fonte
do transistor M2, a qual em inverso forte dada [31] por:
'
(W / L ) V P v S ( D ) .
g ms( d ) = n nC ox
(3-6)
Em SM, para sinal de entrada zero tem-se vS = vD = VX = 1 1
2 VP. Ento, (3-6)
pode ser reescrita como:

'
g ms = n nC ox
W VP
.
L 2
(3-6a)
O resultado em (3-5) significa que o tempo para auto-zero no depende de CAZ, mas
da razo K a C AZ C h e tambm da largura de banda do amp-op (GBW).
Como exemplo, usando-se a tecnologia CXE (0,8m) da AMS, CAZ = Ch = 5pF,
transistores com (W/L)=10m/20m e tenso de alimentao de 1,5V, o amp-op projetado
para uso no primeiro chip (Captulo 5) apresenta u = 2.700kHz. Assim, tem-se
t az (0,45s ) ln (1 ) . Para um erro de 8 bits (=0,004) , taz 2,5s. importante notar
que (3-5) baseada em uma aproximao de pior caso (Apndice A). Ento, este valor
para taz de 2,5s pode ser considerado um limite superior.
Gerao de clock para o circuito de AZ

Muito embora o circuito de AZ utilize um clock um pouco mais complicado que o
circuito de CDS, um gerador de clock para o circuito de AZ pode ser obtido com um
circuito to simples como o mostrado na Fig. 3-7. Para obteno dos sinais de clock c2, cn
e c1 (Fig. 3-5) com taz de cerca de 1/8 do perodo de amostragem, necessrio um sinal de
38
entrada de freqncia 4 vezes maior do que a freqncia de amostragem. Assim, com uma
freqncia de amostragem de 50kHz, taz de cerca de 2,5s.
O circuito da Fig. 3-7 foi simulado com OrCAD/Pspice para diversos tempos de
propagao das portas lgicas. A resposta para o circuito pode ser vista nas Fig. 3-8 (mais
do que dois ciclos) e Fig. 3-9 (detalhe). A correspondncia entre as linhas de clock na Fig.
3-5 e os rtulos nas Fig. 3-8 e 3-9 a seguinte: c2 = X2B:A, cn = ezcnB:Q e c1 =
ezc1B:Q. Para a obteno do sinal , Fig. 3-5, um simples circuito como o da Fig. 3-10
deve ser adicionado.
13
7486
CLR
ONTIME = 0.5uS CLK
DELAY = 0
STARTVAL = 1
OFFTIME = 80uS
OPPVAL = 0
7474
12
11
7486
CLK Q
V
HI
10
10
D
0
9
12
11
7474
0
1
0
U10B
U11B
34
7404
U12B
U13B
34
7404
34
7404
7404
0
CLK Q
V
4
2
PRE
U16A
Q
CLK Q
CLR
PRE
U15A
7474
7474
1
CLR
OFFTIME = 2.5uSCk
ONTIME = 2.5uS CLK
DELAY = 0
STARTVAL = 1
OPPVAL = 0
1
HI
PRE
Fig. 3-7. Gerador de clock para o circuito de AZ.
ezc1B
Q
CLK Q
CLR
CLK Q
4
0
V
1
ezcnB
13
PRE
11
CLR
CLR
0
X2B
13
1
ezc2B
10
12
PRE
HI
X1B
9
8
7474
Fig. 3-8. Sinais para o circuito da Fig. 3-7.
Fig. 3-9. Sinais para o circuito da Fig. 3-7 - detalhe.
X1B:A
1
2
X2B:A
1
Fig. 3-10. Circuito para a obteno do sinal .
3.2.3
Comparao entre as clulas de meio atraso com e sem compensao de offset

Analiticamente, a diferena entre os circuitos sem compensao de offset (Fig. 3-2) e
com compensao de offset (Fig. 3-3, CDS e Fig. 3-4, AZ) est expressa nas equaes (32) a (3-4). Para mostrar alguns detalhes, alguns resultados de simulao so agora
40
apresentados. Para as simulaes, foi utilizado o simulador SMASH em conjunto com o

modelo BSIM 3v3 para a tecnologia CXE (0,8m) da AMS. Os circuitos das Fig. 3-2, Fig.
3-3 e Fig. 3-4 foram simulados em trs casos diferentes: (i) nenhum offset no amplificador
operacional; (ii) offset de +10mV no amplificador operacional; e (iii) offset de -10mV no
amplificador operacional. Para os trs circuitos, CC =CAZ=Ch = 5pF. Os transistores tm
(W/L)=10m/40m e as chaves so de tamanho mnimo, i. e., (W/L)=0,8m/0,8m. A
tenso de alimentao 1,5V e o amp-op apresenta uma freqncia de ganho unitrio de
1MHz e um ganho de tenso DC de malha aberta de 64dB (com carga de um transistor
10m/40m).
A Tabela 3-1 resume os resultados obtidos. Na Tabela 3-1, IM2a, IM2b, e IM2c so as
correntes nos circuitos das Fig. 3-2 (sem compensao de offset), Fig. 3-3 (CDS), e Fig. 34 (AZ), respectivamente.
Tabela 3-1. Simulaes das correntes de offset nos circuitos das Fig. 3-2, Fig. 3-3 e Fig. 3-4.
Offset amp-op
0
+10mV
-10mV
IM2a (sem comp. offset)

1nA
156nA
-162nA
IM2b (CDS)
2.8nA
23nA
-18nA
IM2c (AZ)
-0,8nA
0,3nA
-1,8nA
Os resultados da Tabela 3-1 indicam que o circuito com CDS no compensa o offset
to bem como o circuito com AZ. Isto se d principalmente devido ao fato de a tenso de
offset ser armazenada em CC com a chave principal (clock , Fig. 3-3) fechada e, portanto,
a tenso no lado esquerdo de CC no exatamente VX durante tos devido s resistncias das
chaves (compare os esquemas de clock nas Fig. 3-3 e Fig. 3-5). Este problema pode ser
atenuado ou com um esquema de clock diferente ou com chaves maiores (neste caso,
aumenta a injeo de carga), mas mesmo assim o circuito com AZ ter um desempenho
melhor que o circuito com CDS. Assim, nas prximas sees somente AZ ser
considerado.
3.3 Tempo de estabelecimento

Na clula de meio atraso SM, assim como em qualquer circuito amostrado, um erro
devido ao estabelecimento ocorre durante a amostragem. Para manter a distoro em
valores aceitveis, o erro de estabelecimento deve ser pequeno. A anlise que segue
vlida para ambos os circuitos apresentados, seja com ou sem compensao de offset. A
nica diferena o tempo disponvel para a amostragem (tsam), o qual menor no circuito
com compensao de offset devido a taz.
Para ambos os circuitos, Fig. 3-2 e Fig. 3-4, o erro de amostragem dado por
= e tsam /
(3-7)
onde tsam pode ser T/2 (T o perodo de clock), no circuito sem compensao de offset; ou
(T/2)-taz, no circuito com AZ; e uma constante que depende do capacitor de reteno,
das condutncias dos transistores, e do produto ganho-banda do amp-op. Na anlise que
segue calculado o valor mximo de Ch de modo a manter o erro de estabelecimento
abaixo de um certo valor.
O circuito equivalente de pequenos sinais durante a amostragem, para ambos os
circuitos na Fig. 3-2 e na Fig. 3-4, mostrado na Fig. 3-11. A resistncia das chaves
considerada desprezvel. A impedncia de sada do estgio anterior adicionada a gs.
g1
Ch
vin iin gs
vo
vi gmvi
go
io
g2
Fig. 3-11. Circuito equivalente de pequenos sinais para a clula de meio atraso SM..
42
Para o circuito da Fig. 3-11, considerando-se a transcondutncia finita do amp-op

representada por uma funo de plo simples, isto , g m = g m ( s ) =
g m0
onde 1 a
1 + s / 1
freqncia do plo do amp-op com carga, e gL = go + g2, tem-se (Apndice B):

C h g 1t sam
g g g + g s + g1
1
s 1 L
2f u
ln(1 / )
(3-8)
de modo a ter-se um erro de amostragem menor que . Aqui, fu a freqncia de ganho

unitrio do amp-op com carga, g1 e g2 so as condutncias dreno-fonte dos transistores.
Considerando-se um erro de amostragem de 8 bits ( = 0,004), gs=g1=g2 e go>>g1, (38) pode ser reescrita como:
Ch
g1
1 g1 1
2 ln( 1 / 0.004 ) f s
fu
(3-9)
onde fs a freqncia de amostragem. Portanto, se fu < 3,5fs, (3-9) no tem soluo. Esta
restrio com relao fu a mesma que ocorre para circuitos SC [23].
Os valores de capacitncia mxima calculados atravs de (3-9) apresentam
concordncia muito boa com os valores obtidos por simulao (Apndice B).
3.4 Rudo
A faixa dinmica de um circuito a razo do mximo sinal que pode ser aplicado ao
circuito (limitado por distoro) pelo mnimo sinal que pode ser processado pelo circuito.
Este ltimo limitado pelo rudo. Assim, muito importante determinar-se os nveis de
rudo de circuitos SM.
Para a anlise de rudo, foi utilizada a metodologia proposta em [37]. A mesma
consiste em decompor o circuito equivalente de rudo em subcircuitos invariantes no
tempo, vlidos para especficos intervalos de tempo, e em uma rede de dados amostrados
sem transiente e com fontes de rudo de banda limitada. Primeiramente, na prxima
subseo, as fontes de rudo sero analisadas
3.4.1
Rudo nos transistores e no amplificador operacional

O rudo nos MOSFETs composto de ambos rudo flicker (1/f) e rudo branco.
Contudo, a contribuio do rudo flicker fica geralmente submersa pelo aliasing dos
componentes de banda larga [37], se CDS ou AZ utilizado [38]. Assim, somente o
componente de rudo branco ser analisado aqui.
A densidade espectral para o rudo trmico (corrente) em MOSFETs vlida de
inverso fraca a forte dada [8] por
S Id ,th ( f ) =
4 n( p )Q I
(3-10a)
L2
onde QI a carga total de inverso, = kT, k a constante de Boltzmann e T a

temperatura absoluta. De (3-10a), pode ser observado que o rudo trmico em um
MOSFET o mesmo que o produzido por uma condutncia GN,th cujo valor [8]
G N ,th =
n( p ) Q I
2
= g ms
QI
'
QIS WL
(3-10b)
onde Q'IS a densidade de carga de inverso na fonte. Na regio linear, a densidade de

carga de inverso quase uniforme, assim Q'IS Q I / WL e a condutncia GN,th se iguala
transcondutncia de fonte. Na saturao, a relao entre GN,th e gms torna-se
GN,th =
1
gms na inverso fraca
2
(3-10c)
44
GN,th =
2
gms na inverso forte
3
(3-10d)
Para o clculo preciso do rudo trmico, pode-se referir a [8]. Para ambos o clculo
do rudo trmico na regio linear ou sua estimao na saturao, pode-se usar
S Id ,th ( f ) 4g ms
(3-10e)
Um erro bastante comum no clculo do rudo trmico a substituio de gms por gmg,
a transcondutncia de porta, em (3-10e). Tal substituio leva a valores completamente
errados para o rudo trmico fora da regio de saturao porque gmg << gms, particularmente
prximo origem (vD = vS) [8].
No amp-op da Fig. 3-12, a densidade espectral (representao unilateral) do rudo
branco referido entrada dada por [8, 39]:
S eq ( f ) = 8
n2
g ms _ M 1
gm_ M3
1
+ 8
g
g
m _ M 1 ms _ M 3
(3-11)
Para a derivao de (3-11), a contribuio do segundo estgio do amp-op para o

rudo foi considerada desprezvel.
Alm do rudo gerado no amp-op, na clula de meio atraso SM os transistores e
chaves tambm geram rudo.
Na clula de meio atraso, a derivao da contribuio de rudo dos transistores ou das
chaves no estado ON produz um resistor noiseless conectado em srie com uma fonte de
tenso de rudo de densidade espectral uniforme dada por
S i ( f ) = 4Ri =
4
g ms i
(3-12)
MB
VDD
MT
M1
M10
M2
vIB
v+
M3
M4
CC
vO
M9
VSS
Fig. 3-12. Amp-op simples.
3.4.2
Rudo na clula de meio atraso SM

Em qualquer tcnica amostrada, o espectro do rudo de sada consiste em geral de um
componente de banda larga devido a um sinal de rudo em tempo contnuo (rudo direto) e
de uma contribuio de banda estreita resultante do sinal de rudo amostrado-e-retido. Na
clula de meio atraso SM com auto-zero, o espectro do rudo de sada consiste de trs
diferentes componentes de rudo direto, provindos de trs subcircuitos diferentes (um deles
vlido durante AZ, outro vlido durante a amostragem e ainda outro vlido durante a
reteno) e de dois componentes de rudo amostrado-e-retido (um em Ch e o outro em
CAZ).
Considere inicialmente o sample-and-hold simples da Fig. 3-13 com vin = 0. Quando
a chave est no estado ON (durante um tempo ton), h um componente de rudo de banda
larga presente na sada devido resistncia da chave, Ron. Quando a chave abre, o rudo
amostrado-e-retido no capacitor. Considerando-se que deve ocorrer uma carga quase
completa de C (digamos, dentro de uma preciso de 1%) quando a chave est ON, ton deve
ser ao menos 7RonC. Isto significa que a largura de banda do rudo direto f SW =
4 Ron C
ao menos 3,5 vezes maior que a freqncia de amostragem fs. Ocorre ento o aliasing,
concentrando toda a potncia de rudo do resistor chaveado na banda bsica [23]. A
46
contribuio do rudo direto (broadband) , S b ( f ) , e a contribuio do rudo amostrado-eretido S S / H ( f ) para a sada so dadas por (representao unilateral) [23]
S b ( f ) 4mRon
(3-13)
S S / H ( f ) = 2(1 m )
onde m t on / T . Para freqncias baixas

r=
Cf s
(3-14)
(banda bsica), com m 0,5 a razo
SS/H( f )
3,5 . Para m = 0,25, r = 31,5.
S b( f )
vin
vo
Fig. 3-13. Circuito sample-and-hold simples.
As consideraes acima justificam o fato de se considerar a contribuio do rudo

direto do subcircuito de auto-zero desprezvel comparada com a contribuio do rudo
amostrado-e-retido em CAZ. Da mesma forma, considera-se a contribuio do rudo direto
do subcircuito de amostragem desprezvel comparada com a contribuio do rudo
amostrado-e-retido em Ch. A anlise de rudo subsequente portanto concentrada no rudo
direto da fase de reteno e nos rudos amostrado-e-retido em ambos CAZ e Ch.
A contribuio para a sada do rudo direto no perodo de reteno (Apndice C):
t hol
1
b
S hol ( f )
4(Req )
T

1 +
onde Req o resistor equivalente para o rudo do amp-op referido entrada.
(3-15)
A contribuio para a sada do rudo amostrado-e-retido em CAZ (Apndice C):
S/H
Caz _ out
2
( f )=
f s C AZ
Req C AZ u
1 +
1+ Ka

R1
1 +
( t sam / T ) 2 + ( t hol / T ) 2 (3-16)
Rs
onde Ka CAZ/Ch, Req o resistor equivalente para o rudo do amp-op referido entrada e
u a freqncia de ganho unitrio do amp-op. O primeiro termo no primeiro parntese
aparece devido s fontes de rudo dos transistores (externos ao amp-op) e das chaves, os
quais no so filtrados pelo rolloff do amp-op.
A contribuio para a sada do rudo amostrado-e-retido em Ch dividida em dois
componentes no-correlacionados e dada por (Apndice C):
S/H
S Ch
_1 ( f )
2
(1 + Req C h u )( 1 t sam / T )2
f sCh
(3-17a)
e
S
S/H
Ch _ 2
2
( f )=
f s C AZ
Req C AZ u
1 +
1+ Ka
R1
( 1 t sam / T ) 2
Rs
(3-17b)
O rudo total na sada a soma das contribuies dadas por (3-15), (3-16) e (3-17), i.
e.,
b
S/H
S/H
S/H
S OUT ( f ) = S hol
( f ) + S Caz
_ out ( f ) + S Ch _ 1 ( f ) + S Ch _ 2 ( f )
(3-18)
A densidade espectral de rudo na sada relativamente insensvel tecnologia,

desde que as caractersticas do amp-op e as razes de transistores e de capacitores sejam
mantidas as mesmas.
Se for considerado o circuito sem compensao de offset, como na Fig. 3-2, (3-16) e
(3-17b) tornam-se zero.
48
Um exemplo ser dado com a tecnologia CXE (0,8m) da AMS, CAZ = Ch = 5pF,
transistores com (W/L)=10m/20m, freqncia de amostragem de 50kHz, tenso de
alimentao de 1,5V e o amp-op projetado para uso no chip 1 (Captulo 5), com u =
2.700kHz. Tem-se, de (3-18), considerando-se a faixa de freqncias da banda bsica
(at 25kHz):
(vOUT )
= (5.7V ) + (31V ) + (40V ) + (27V ) = (58V )

2
Nota-se pelo exemplo acima que a principal contribuio para o rudo de sada
provm do rudo amostrado-e-retido, sendo o rudo de banda larga desprezvel quando
integrado na banda bsica. Contudo, como em geral o prximo estgio ir amostrar a sada
da clula de meio atraso, as fontes de rudo de banda larga so importantes devido ao
aliasing no prximo estgio. Alm disso, pode-se notar por (3-16) e (3-17) que a limitao
de banda desempenhada pelo amp-op importante para reduzir o aliasing que aumenta o
rudo amostrado-e-retido. Assim, u deve ser escolhido o menor valor que ainda permita o
estabelecimento correto do circuito.
3.5 Injeo de carga

A carga injetada pelas chaves um dos principais problemas a serem tratados em
uma tcnica amostrada. A injeo de carga pode produzir tanto um offset residual como
distoro harmnica. A carga injetada por uma chave MOS quando a mesma aberta
(passada para o estado OFF) tem dois componentes [38, 40]. O primeiro chamado de
clock feedthrough e causado pelas capacitncias de overlap porta/dreno e porta/fonte. O
segundo componente devido carga do canal, a qual tem que fluir atravs de fonte e
dreno quando a chave abre. Em geral, a carga do canal o componente dominante [38].
Estas duas contribuies so analisadas separadamente nas duas prximas subsees.
3.5.1
Injeo de carga devida s capacitncias de overlap

A variao de tenso em um capacitor linear C devida poro da tenso de porta
acoplada pelas capacitncias de overlap

Vov VGB( OFF )
C ov
C ov + C
(3-19)
onde VGB(OFF) a variao de tenso porta-substrato desde que o transistor cortado.

Grosseiramente falando, o transistor corta quando (VGB - VT0)/n < VSB, onde VT0 a tenso
de limiar (threshold) do transistor e n o fator de rampa [8]. Na tcnica de MOSFET
chaveado, conforme explicado no captulo anterior, todas as chaves operam a tenso
constante VX = VP(1-1/ 2 ) 0,3(VDD - VT0)/n, Vp a tenso de pinch-off [8, 31]. Portanto,
para a chave em SM, VGB(OFF) 0,7VT0 + 0,3VDD. Ainda, como geralmente C >> Cov,
tem-se:
Vov = (0 ,7VT 0 + 0 ,3VDD )
3.5.2
C ov
C
C' W
(0 ,7VT 0 + 0 ,3VDD ) ov = (0 ,7VT 0 + 0 ,3VDD ) ov (3-20)
C ov + C
C
C
Injeo de carga devida carga do canal

Para a anlise do efeito da carga do canal, considere a densidade de carga de inverso
dada [8] por
'
Q 'I nC ox
V p Vc
(3-21)
50
onde Vc a tenso do canal, equivalente a VX em SM. Substituindo-se Vc = VX e Vp= (VDDVT0)/n [8] em (3-21) produz
'
Q I = WLQ 'I WLC ox
V DD VT 0
2
(3-22)
onde W e L so a largura efetiva e comprimento efetivo do canal, respectivamente. Quando

o transistor torna-se OFF, esta carga removida do canal atravs de fonte e dreno. A
quantidade de carga que flui por cada terminal depende ambos da capacitncia equivalente
em cada um dos lados e do parmetro de chaveamento [40, 49], parmetro este
determinado principalmente pele resistncia ON do transistor Ron e pela rampa do sinal de
clock aplicado porta do transistor. No pior caso, toda a carga do canal seria transferida
para o capacitor em questo (capacitor de reteno ou de auto-zero), i. e.:
Vcc _ c _ max =
QI
C
(3-23)
O subscrito em (3-23) significa Channel Charge in capacitor C, MAXimum value,

com QI dado por (3-22).
3.5.3
Injeo de carga na clula de meio atraso SM

Considere a clula de meio atraso bsica da tcnica de MOSFET chaveado, repetida
na Fig. 3-14 por convenincia. Quando SW abre, h injeo de carga no capacitor de

reteno Ch. A variao de tenso mxima total (pior caso) em Ch devida a ambos clock
feedthrough e carga do canal
' VDD VT 0 1
' 1
+ WLCox

Vch _ max = (0 ,7VT 0 + 0 ,3VDD )WCov
2
Ch
Ch
(3-24)
Considere agora a clula de meio atraso SM com compensao de offset por autozero, repetida por convenincia na Fig. 3-15. Os efeitos das 4 chaves do circuito sero
analisados separadamente:
Ch
SW ()
VDD
vo
io
M2
VX
VX
iin
M1
VDD
Fig. 3-14. A clula bsica de meio atraso de tcnica SM.
Ch
+
SW2 (c2)
SW ()
MS
vo
io
M2
VX
Caz
SWn (cn)
iin
VDD
SW1 (c1)
VX
M1
VX
VDD
taz
taz
n n+
1/4
sample
(tsam)
n+1/2
hold (thol)
c2
taz
cn
n+1
n+
5/4
n+3/2
c1
taz
Fig. 3-15. A clula de meio atraso SM com auto-zero.
Efeito de SW2
Quando SW2 abre, a carga armazenada em CAZ no muda (veja o esquema de clock na
Fig. 3-15), considerando-se uma impedncia de entrada muito alta para o amp-op. Aps
52
SW2 abrir, o perodo de amostragem ir comear, de modo que a carga injetada por SW2 em
Ch tambm irrelevante.
Efeito de SWn
Assim como SW2, SWn tambm no injeta carga em Ch.
Efeito de SW1
Considerando-se que toda a carga do canal de SW1 transfere-se para CAZ (pior caso), a
variao de tenso em CAZ devida carga injetada por SW1 no final da fase de AZ :
1
Vcaz Vmax_ caz = (0,7VT 0 + 0,3V DD )WC ov'
C AZ
V VT 0
+ WLC ox' DD
2
C AZ
(3-25)
A carga injetada por SW1 equivalente a um offset no compensado. Considerandose M1 = MS (Fig. 3-15), a tenso de sada de offset devida carga injetada em CAZ
Vo _ caz = [2Vcaz / (1 + 2 / A)] 2Vcaz
(3-26)
onde A o ganho DC do amp-op.

Usando-se
AMS
CXE
(0,8m),
tecnologia
que
apresenta
'
'
C ov
= 0 ,34 fF m ,C ox
= 2 fF m 2 , e VDD =1,5V, transistores de 10m/20m, chaves de
2m/0,8m (Rtransistores/Rcheves = 5) e CAZ = 5pF, a mxima variao de tenso em CAZ

devida carga injetada por SW1 0,4mV e a mxima corrente de offset causada em M2
(Fig. 3-15, considerando-se o ponto de operao vS = VX) 10nA. Esta corrente de offset
corresponde a 0,2% de Imax para o transistor, com Imax dada por (2-5) .
Considerando-se
agora
AMS
CSI
(0,35m),
qual
apresenta
'
'
Cov
= 0 ,21 fF m , Cox
= 4 ,6 fF m 2 , e VDD=1,0V, transistores de 8m/20m, chaves de
0,7m/0,35m (Rtransistores/Rcheves = 5) e CAZ = 5pF, a mxima variao de tenso em CAZ

devida carga injetada por SW1 0,1mV e a mxima corrente de offset causada em M2
2,5nA. Esta corrente de offset corresponde a 0,07% de Imax para o transistor, sendo Imax
dado por (2-5).
Efeito de SW
A carga injetada por SW no influencia CAZ. A variao de tenso em Ch devida
carga injetada por SW igual observada no caso sem compensao de offset e dada por
(3-24). Esta carga injetada produz um efeito em sentido oposto ao efeito produzido pela
carga injetada por SW1. Infelizmente, mesmo se estas duas chaves estiverem casadas e se
for considerado que toda a carga do canal de SW flui para Ch e que toda a carga do canal de
SW1 flui para CAZ, no ocorre o cancelamento completo dos dois efeitos porque a tenso
armazenada em CAZ aparece duplicada na sada (considerando-se transistores iguais),
enquanto que a tenso armazenada em Ch aparece diretamente na sada.
3.6 Distoro harmnica

Nesta seo, so analisadas as influncias da tenso de offset do amp-op, da injeo
de carga, do descasamento entre os componentes e do ganho DC finito do amp-op na
distoro harmnica, para as clulas de meio atraso das Fig. 3-2 e Fig. 3-4. Quando a
anlise for vlida para ambos os circuitos, os mesmos sero referidos simplesmente como
a clula de meio atraso SM.
54
3.6.1
Efeito da tenso de offset do amp-op

Considerando-se o ganho DC do amp-op muito alto e desprezando-se outras fontes
de erro, a tenso de offset do amp-op ter influncia na corrente de sada da clula de meio
atraso SM dada por (Apndice D)
i o( n ) =
(W L )2
i
+
(W L )1 in( n1 / 2 )
2
'
C ox
n(W L )2 VOS V P .
2
(3-27)
De acordo com (3-27), a tenso de offset do amp-op no introduz distoro

harmnica, introduz apenas um offset na corrente de sada.
3.6.2
Efeito da carga injetada

Na clula de meio atraso SM, a carga do canal das chaves independente do sinal
porque as chaves operam tenso constante. A frao de carga que flui para Ch depende da
impedncia de ambos os lados da chave, as quais tambm so assumidas ser independentes
do sinal [40]. Assim, o erro de tenso introduzido em Ch devido injeo de carga ser
considerado constante (para isto, Ch tem que ser linear). Muito embora a carga injetada no
capacitor de reteno seja independente do sinal, esta carga injetada introduzir distoro
harmnica porque a converso tenso-corrente (v/i) no transistor no-linear. Como a
distoro harmnica causada pela injeo de carga independente da freqncia do sinal
de entrada, a distoro pode ser analisada considerando-se um sinal harmnico distorcido
por uma funo de transferncia esttica no-linear; assim (Apndice D):
i O( t ) 2 2
Vch
2 Vch I 2
2 Vch I 3
I max I cos( t )
cos( 2t ) +
cos( 3t )... (3-28)
2
8 V P I max
32 V P I max
VP
'
C n
onde I I MAX = ox W V P2 a corrente de entrada de pico e Vch a variao de tenso
4
em Ch devida injeo de carga. O primeiro termo no lado direito de (3-28) a corrente de

offset. Se for desprezado o clock feedthrough, a corrente de offset torna-se:
I OS
C
2n switch
I max
Ch
(3-29)
'
onde Cswitch Cox
(WL)switch .
No circuito da Fig. 3-4, a carga injetada em CAZ no produz qualquer distoro mas
apenas offset residual porque o efeito da carga injetada em CAZ similar ao produzido pela
tenso de offset do amp-op.
O clculo da corrente de offset considerando-se tenso de alimentao de 1,5V,
transistores de 10m/20m, chaves de 2m/0.8m, Ch=5pF e tecnologia CXE 0,8m da
AMS resulta em (usando-se (3-28)):
Corrente de offset (IOS/IOmax) 0,22%.
Distoro harmnica total devida injeo de carga (THDci ) 0,015%.
3.6.3
Efeito do descasamento entre os componentes
'
(W L ) produz um erro de
Uma diferena no parmetro de transcondutncia C ox
ganho relativo proporcional ao descasamento nos parmetros de transcondutncia. Um

descasamento na tenso de
threshold (pinch-off) causa erro de ganho e distoro
harmnica sumariados pela seguinte expresso [27]:
V
V x 2 x3
x 2 = 1 + P x1 + P 1 + 1 + ..
VP
VP 8 32
(3-30)
56
onde VP =
VP
VTO
o descasamento na tenso de threshold normalizado pela tenso de
VDD VTO
overdrive e x1 = iin iin max , x2 = io io max so as correntes normalizadas de entrada e sada.
3.6.4
Efeito do ganho DC finito do amp-op

A influncia do ganho DC finito A do amp-op na corrente de sada da clula de meio
atraso SM dada por (Apndice D)
iO ( t )
)
)
)
21 2
1 I2
1 I3
I max I cos( t )
cos( 2t ) +
cos( 3t )... . (3-31)
2
8 A I max
A
32 A I max
Como exemplo, em uma clula de meio atraso com tenso de alimentao de 1,5V,
transistores de 10m/20m, chaves de 2m/0,8m, Ch=5pF, amp-op com A=100 e
tecnologia CXE 0,8m da AMS, tem-se: (IOS/IOmax) = 0,83% e THD = 0,13%.
3.7 Implementao de uma clula de meio atraso SM

Uma clula de meio atraso SM foi implementada em tecnologia AMS CSI, um
processo CMOS de 0,35m com VT de 0,5V.
O amplificador operacional foi projetado seguindo-se a metodologia descrita no
Captulo 5, seo 5.2. O esquemtico para o amp-op e os valores de projeto so mostrados
na Fig. 3-16 e na Tabela 3-2, respectivamente.
O amp-op e a clula de meio atraso foram implementados como estruturas de teste
para um adaptador direcional para auxlio audio e foram projetados com o uso das
ferramentas Cadence/Virtuoso/AMSDesignKit. Os resultados das medies so descritos
nesta seo. Para atingir as especificaes para o adaptador, capacitores de reteno de
8pF, transistores de 2m/10m e chaves de dimenses mnimas (0,6m/0,35m) foram

utilizados.
MB
MT
M1
v-
M7
M2
M5
M10
M6
v+
M3
IB
VDD
M8
CC
vO
M9
M4
VSS
Fig. 3-16. Amp-op classe A para baixa tenso de alimentao [6, 43]
Tabela 3-2. Valores de projeto para o amp-op classe A (Fig. 3-16).

L, todos transistores
M1, M2
M3, M4
M5, M6
M7, M8
MB, MT
M9
M10
Cc
IB
3.7.1
2,5m
W=100m
W=15m
W=8m
W=8m
W=16m
W=67,5m
W=72m
1,8pF
0,7
Simulaes
Vrias simulaes foram executadas utilizando-se o simulador SMASH e os modelos
BSIM 3v3 para a tecnologia AMS CSI . Os resultados para a configurao de malha aberta
esto mostrados na Tabela 3-3.
Tabela 3-3. Resultados de simulao para o amp-op AMS, configurao de malha aberta.
Ganho DC, A
Freqncia de
ganho unitrio, fu
Margem de fase,
PM
VDD = 1,5V
Carga capacitiva e
Carga capacitiva
resistiva
(CL = 8pF)
(CL = 8pF,
ML= 2m/10m)
78dB
56dB
630kHz
520kHz
53o
63o
VDD = 1,0V
Carga capacitiva e
Carga capacitiva
resistiva
(CL = 8pF)
(CL = 8pF,
ML= 2m/10m)
83dB
74dB
920kHz
830kHz
71o
71o
58
A Tabela 3-4 sumaria a resposta ao impulso, simulada em uma configurao noinversora de ganho unitrio.
Tabela 3-4. Resposta ao impulso simulada para o amp-op AMS, configurao de ganho unitrio.
Tempo de
estabelecimento*
Subida
Descida
VDD = 1,5V
Carga capacitiva
e resistiva
Carga
(CL = 8pF,
capacitiva
(CL = 8pF)
ML= 2m/10m)
2,1s
2,1s
2,1s
2,1s
Sem
carga
0,9s
1,1s
Sem
carga
1,1s
1,1s
VDD = 1,0V
Carga capacitiva
Carga
e resistiva
capacitiva
(CL = 8pF,
(CL = 8pF) ML=2m/10m)
2,0s
2,0s
1,4s
1,4s
* dentro de 0,4% do valor final.
importante enfatizar que com alimentao de 1,5V, os transistores M5 e M6 operam

na regio linear. Isto pode ser uma fonte de distoro e reduo no ganho.
3.7.2
Medies no amp-op
As medies DC foram executadas utilizando-se o analisador de parmetros HP
4145B. A Tabela 3-5 resume os resultados obtidos.

Tabela 3-5. Medies DC para o amp-op AMS.
amp-ops testados
4 amostras
Tenso de offset de
entrada
|VOS| < 4mV
1 R=39k foi obtido utilizando-se R = (I D / VS )1
Ganho DC sem
carga
74dB
Ganho DC com carga

(RL = 39k)
49dB
para transistores de 2m/10m.

VS =VD =V X
A freqncia de ganho unitrio (fu) e a margem de fase (PM) foram medidas em uma
configurao de amplificador no-inversor de ganho unitrio, como o mostrado na Fig. 317. As medies foram executadas ambos com VDD=1V e VDD=1,5V, e os resultados so
praticamente os mesmos para ambas as alimentaes. A freqncia de ganho unitrio
obtida fu 520kHz. A resposta em magnitude para o circuito mostrada na Fig. 3-18,
onde pode ser notado que h um pico indesejado para algumas freqncias, tpico de uma
margem de fase pobre. A margem de fase medida a 520kHz de somente 20o.
Circuitos SM utilizam a configurao amplificadora inversora. Em um amplificador

inversor de ganho unitrio, o fator de realimentao vale a metade do fator de
realimentao de um amplificador no-inversor de ganho unitrio e, por causa disto, a
margem de fase aumenta no amplificador inversor. Medies na configurao inversora,
utilizando resistores de 39k para implementar um amplificador de ganho unitrio, no
mostram pico algum.
Buffer TL082
Osciloscope
VS
VX
Fig. 3-17. Circuito para medir fu e PM.
Fig. 3-18. Resposta em magnitude para o circuito da Fig. 3-17.
60
3.7.3
Medies na clula de meio atraso

O esquemtico para a clula de meio atraso SM integrada mostrado na Fig. 3-19.
Ch = 8pF
VDD
in
iIN
MS
vO
M2
VX
M1
iO
out
2m/10m
2m/10m
2m/10m
VDD
Fig. 3-19. A clula de meio atraso SM integrada.
Para medies de tempo de estabelecimento (settling time), um degrau de 100mV foi

aplicado entrada. A tenso de entrada foi variada de VX a VX + 100mV e ento de VX +
100mV a VX. O tempo de estabelecimento medido para 0,4% do valor final < 2,5s. O
tempo total disponvel para estabelecimento no circuito com compensao de offset de
7,5s para uma freqncia de amostragem de 50kHz. De fato, o pequeno valor obtido para
estabelecimento (< 2,5s) era esperado porque, segundo (3-8), o mximo valor de
capacitor para um erro de estabelecimento de 0,4% 22pF, e capacitores de 8pF foram
utilizados na clula de meio atraso implementada.
Para as medies de distoro, foi necessrio projetar um conversor tenso/corrente
utilizando amp-ops comerciais TL082. A distoro foi medida para vrias correntes de
entrada e vrias freqncias de entrada. A Fig. 3-20 mostra os resultados assim obtidos. A
clula de meio atraso foi projetada para trabalhar com correntes de at 1A. A mxima
corrente na clula de meio atraso 3A1. Na faixa de freqncias de entrada (fin) de at
1
De fato, de acordo com (2-5), a corrente mxima 6,6A. Mas a clula de meio atraso medida forma parte
de um circuito maior onde flui uma corrente de offset de 3,6A (colocando vout_DC para mais prximo de
VSS).
5kHz (fs/fin=10), os nveis de distoro foram < 1% para Iin 1A (pico). Para correntes de
entrada de at 2A, a distoro funo somente do segundo harmnico.
Fig. 3-20. Distoro versus corrente e freqncia de entrada,

fin = 500Hz (*), 1kHz (O), e 4kHz ().
Para as medies de rudo, foi necessrio utilizar um circuito de amplificao de

baixo rudo, composto de 3 amplificadores operacionais de baixo rudo CA744, como
mostrado direita da linha tracejada na Fig. 3-21 [52]. O circuito de amplificao,
alimentado por baterias, possui ganho de tenso de 104 e faixa de freqncia de 800Hz a
25kHz.
O rudo de sada rms medido na out4 (Fig. 3-21) foi de 135mV, o que corresponde a
18,9V na out1, sada do amplificador operacional da clula de meio atraso SM. O valor
esperado usando-se (3-17a) 16,3V.
62
100pF
Ch = 8pF
VDD
2m/10m
iIN
in
MS
VX
VX
M1
vO
iO
0.1F
0.1F
out1
M2
2m/10m
2m/10m
100k
100k
100
2k
out4
20k
VDD
Fig. 3-21. Medio do rudo na clula de meio atraso SM.
3.8 Sumrio
Neste captulo, a clula bsica de construo da tcnica de MOSFET chaveado, a
clula de meio atraso, foi analisada.
As principais imperfeies na clula de meio atraso SM esto relacionadas com
imperfeies no amplificador operacional. A tenso de offset de entrada do amp-op causa
offset na corrente de sada que ir afetar a faixa dinmica dos circuitos, de modo que em
algumas aplicaes tcnicas de compensao de offset, tais como a tcnica de AZ, devem
ser usadas.
A anlise do tempo de estabelecimento, na seo 3.3, permite a determinao do
mximo valor possvel para o capacitor de reteno, Ch, e do mnimo valor necessrio para
a largura de banda do amplificador operacional. De acordo com os resultados obtidos, a
largura de banda do amp-op deve ser no mnimo 3,5 vezes a freqncia de amostragem
para se obter um erro de amostragem consistente com uma resoluo de 8 bits.
A anlise de rudo, importante para a determinao da faixa dinmica dos circuitos,
inclui ambos componentes de rudo de banda larga (broadband) e amostrado-e-retido
(sampled-and-held). O rudo amostrado-e-retido, a fonte de rudo mais importante,

proporcional a kT/C.
A injeo de carga nos circuitos causa ambos offset residual e distoro harmnica,
conforme foi mostrado neste captulo. Assim, as chaves devem ter dimenses mnimas
possveis, sendo o fator de limitao
a razo entre a condutncia das chaves e a
condutncia dos transistores. A razo de aspecto dos transistores depende da corrente de

trabalho, de modo que em alguns casos a largura da chave pode ter que ser maior do que o
permitido pela tecnologia para permitir uma boa razo de condutncias transistor/chave.
Na seo 3.6, as principais fontes de distoro harmnica foram consideradas. A
anlise permite a determinao do mnimo ganho DC do amp-op necessrio para manter a
distoro abaixo de certo nvel.
Finalmente, na seo 3.7, a implementao de uma clula de meio atraso SM foi
descrita e os resultados das medies foram apresentados. Os resultados mostram
concordncia com a teoria.
MOSFET chaveado:
anlise em nvel de sistema
4.1 Introduo
Neste captulo, so considerados alguns outros aspectos que so importantes para o
projetista em nvel de sistema.
Primeiramente, na seo 4.2, analisada a influncia de imperfeies como a tenso
de offset do amp-op em outras estruturas importantes SM, como os integradores de
primeira e segunda gerao e a biquadrtica universal.
Circuitos SM processam correntes. Em algumas aplicaes, a entrada e/ou sada do
sistema uma tenso. Neste caso, conversores adicionais tenso/corrente (v/i)
corrente/tenso (i/v) so necessrios. A seo 4.3 enfoca estes conversores. Finalmente, na

seo 4.4, um sumrio do captulo apresentado.
4.2 Offset em outras estruturas SM

A performance de integradores muito afetada pela tenso de offset dos
amplificadores operacionais. Assim, abaixo analisada a influncia da tenso de offset dos
amp-ops nos integradores de primeira e segunda gerao e na biquadrtica (construda com
integradores de segunda gerao).
65
66
4.2.1
Efeito da tenso de offset no integrador de primeira gerao

No integrador de primeira gerao da Fig. 2-7, considerando-se como nica
caracterstica no-ideal a tenso de offset do amp-op, tem-se (anlise de pequenos sinais)

[34]:
VOA ( z ) =
VOB ( z ) =
2VOS1 + VOS1 2 VOS 2

1 z
2VOS 2 VOS1 2VOS1

1 z 1
Vi ( z )
(4-1)
1 z 1
z 1Vi ( z )
(4-2)
1 z 1
onde VOA e VOB so as tenses nas sadas de A1 e A2, respectivamente, VOS1 e VOS2 so as
tenses de offset de A1 e A2, respectivamente, e Vi a tenso de entrada, funo da corrente
de entrada.
4.2.2
Efeito da tenso de offset no integrador de segunda gerao

No integrador de segunda gerao da Fig. 2-9, considerando-se como nica
caracterstica no-ideal a tenso de offset do amp-op, tem-se (anlise de pequenos sinais)

[34]:
VOA ( z ) =
3VOS1 + 3 VOS1 2VOS 2 VOS 2
VOB ( z ) =
1 + z 1
2VOS 2 + VOS 2 3VOS1
1 + z 1
Vi ( z )
1 + z 1
z 1Vi ( z )
1 + z 1
(4-3)
(4-4)
onde VOA e VOB so as tenses nas sadas de of A1 e A2, respectivamente, e VOS1 e VOS2 so
as tenses de offset de A1 e A2, respectivamente.
MOSFET chaveado: anlise em nvel de sistema 67
4.2.3
Efeito da tenso de offset na biquadrtica

Na biquadrtica universal SM da Fig. 2-11, a tenso de sada em funo das tenses
de offset dos amp-ops (Apndice E):

e
VOB
2 =
(V11 V12 ) 2
oT
1 K BP
+ Q + Q + 2V12
(4-5)
onde V11 eV12 so as tenses de offset de A11 e A12, respectivamente, Q o fator de

qualidade e KBP o ganho da entrada passa-faixa.
De acordo com (4-5), a tenso DC de sada funo somente das tenses de offset
dos amp-ops do primeiro estgio da biquad (i. e., as tenses de offset de A21 e A22 no so
importantes). De fato, a presena de tenses de offset em A21 e A22 produzem correntes DC
na entrada do segundo integrador da biquadrtica, uma entrada passa-alta, e assim estas
correntes DC so eliminadas.
tambm importante notar que quanto mais prxima estiver a freqncia central da
freqncia de amostragem (i. e., quanto maior for oT), menor ser a tenso DC de sada.
Contudo, quanto maior for oT , maior ser o erro de mapeamento. Assim, a tenso DC de
sada dever ser minimizada atravs de algum esquema de compensao de offset para
permitir que se possa utilizar um pequeno oT.
4.3 Conversores tenso/corrente e corrente/tenso

Circuitos SM processam sinais em corrente. Portanto, se os sinais de entrada e sada
de um determinado sistema forem em tenso, conversores v/i e i/v so necessrios. A Fig.
4-1 mostra um conversor v/i que pode ser empregado em circuitos SM [30]. A tenso de
polarizao VX determinada por um divisor de tenso composto da conexo srie de dois
68
transistores n-MOS idnticos, um conectado ao potencial positivo da fonte de alimentao

e o outro conectado ao potencial negativo da fonte de alimentao, e com as portas dos
dois transistores conectadas a VDD, conforme explicado no Captulo 2. A tenso VX no n
intermedirio da associao srie est mais prxima de VSS do que de VDD (ver Fig. 2-5). O
conversor v/i da Fig. 4-1 apresenta uma desvantagem grande: a excurso de tenso de vin
no sentido negativo menor do que a no sentido positivo, visto que VX est muito mais
prxima de VSS do que de VDD. Uma estrutura alternativa que evita esta desvantagem e
portanto permite um aumento significativo na faixa dinmica do filtro mostrada
conceitualmente na Fig. 4-2 e similar proposta apresentada em [43].
No circuito da Fig. 4-2, a fonte de corrente VX/R, Deve ser independente da
tecnologia. Tal circuito mostrado na Fig. 4-3. A corrente VX/R flui atravs de R e MX1.
Com MX1 MX2, a corrente em MX2 tambmVX/R, porque os dois transistores esto sob o
mesmo conjunto de potenciais.
VDD
i = vIN/R
vIN
LEVELSHIFT
vIN+VX
R
VX
Fig. 4-1. Conversor v/i SM usado em [30].
VDD
vIN
i=(vIN-VX)/R
i = vIN/R
R
-VX/R
VX
Fig. 4-2. Conversor v/i SM aperfeioado.
O conversor tenso/corrente completo apresentado na Fig. 4-4. Note que a fonte de

corrente que foi includa no conversor v/i pode ser aplicada a qualquer tecnologia e sua
MOSFET chaveado: anlise em nvel de sistema 69
preciso relativa depende de casamento entre os transistores e das propriedades dos

amplificadores operacionais.
VX
i= -VX/R
VDD
-VX/R
VY
MX1
i= -VX/R
VX
MX2
R
VX
Fig. 4-3. Fonte de corrente VX/R para o conversor v/i.

VDD
vIN
MF
i=(vIN-VX)/R R
i= -VX/R
VDD
MX2
iout
VX
VY
MX1
i= -VX/R
i = vIN/R
R
VX
Fig. 4-4. Conversor v/i completo.
O conversor i/v o circuito complementar ao conversor v/i e mostrado na Fig. 4-5.

R
VDD
iin
i= -VX/R
Mout
VDD
MX4
MX3
i= -VX/R
vO
VX
VY2
R
VX
Fig. 4-5. Conversor i/v completo.
O ganho DC finito do amp-op a principal causa de distoro nos conversores v/i e

i/v. A distoro harmnica em funo do ganho DC finito do amp-op dada por (Apndice
F):
70
iO ( t )
VX 1
V 2
1
1
V
1
2
2
=
+
KV
+
cos(
t
)
+
cos( 2t ) +
P
R
A R
R 2 4 AI max 2 2 RKV P
V 3
1
1
+ 3
1 +
cos( 3t )
2
R 16 AI max 2 2 RKV P
(4-6)
onde V I max .
R
Come exemplo, considerando-se para um conversor v/i tenso de alimentao de

1,5V, tecnologia CXE 0,8m da AMS, transistores 10m/20m, resistores de 200k e
amp-ops com ganho DC A=100, tem-se: (IOS/IOmax) = 4,4% e THD = 0,15% para
(V R ) = 0,5I
max
4.4 Sumrio
Neste captulo, alguns aspectos prticos envolvendo a tcnica de MOSFET chaveado
foram considerados. Na seo 4.2, foi analisada a influncia da tenso de offset dos ampops nos integradores e na biquadrtica universal SM. Nesta ltima, o offset de sada
proporcional diferena entre as tenses de offset dos amp-ops do primeiro estgio e
inversamente proporcional a oT. Como oT no pode ser feito muito grande devido a
erros de mapeamento e devido ao teorema de Nyquist, tcnicas de compensao de offset
devem ser usadas ao menos no primeiro estgio da biquad.
Em algumas aplicaes, o uso de conversores tenso/corrente e/ou corrente/tenso
pode ser requerido. Na seo 4.3, foram apresentados conversores SM tenso/corrente e
corrente tenso.
Implementao de estruturas
bsicas MOSFET chaveado
5.1 Introduo
Um breve sumrio do que foi desenvolvido at agora com a tcnica de MOSFET
chaveado o seguinte. Em [26], a tcnica de MOSFET chaveado foi introduzida e uma
clula de meio atraso e integrador foram apresentados. Em [27], foram apresentadas
verses aperfeioadas da clula de meio atraso e do integrador. Estes so a clula de meio
atraso da Fig. 2-3 e o integrador de primeira gerao da Fig. 2-7. Um prottipo do
integrador foi construdo com transistores integrados n-MOS e amp-ops, chaves e
capacitores discretos. Em [28], um integrador SM de segunda gerao, como o mostrado
na Fig. 2-9, e um filtro SM de segunda ordem foram apresentados e implementados. A
implementao do integrador foi executada com amplificadores operacionais TL 082,
transistores n-MOS integrados (W=48m, L=1,2m), chaves n-MOS CD 4007 e
capacitores de reteno de 1,8nF. A programao foi realizada atravs de um MOCD de 6
bits integrado em uma matriz Sea of Transistors (SoT) na tecnologia 1,2m da ES2. O
filtro a seo biquadrtica mostrada na Fig. 2-11. Um prottipo discreto do mesmo foi
implementado com os transistores substitudos por resistores e a programao foi feita
atravs do escalamento das resistncias. Em [29, 30], um filtro de resposta finita ao
impulso (FIR), single-ended, para ser utilizado em arquiteturas de equalizao, foi
71
72
integrado e testado. A clula bsica do filtro FIR a clula de meio atraso da Fig. 2-3. O
filtro foi integrado na tecnologia CMOS de 0,8m da AMS. Em [30], um filtro FIR
completamente balanceado (fully balanced) foi projetado e integrado, tambm utilizandose tecnologia CMOS de 0,8m da AMS.
Como pode ser visto pelo que foi relatado acima, somente filtros FIR SM foram
integrados. Estes filtros no usam nem integradores nem biquadrticas. Os integradores
SM foram testados somente em nvel de simulao e atravs de prottipos discretos, mas
no integrados. O mesmo vlido para a biquad. Portanto, necessrio integrar estas
estruturas para provar sua funcionalidade plena. Neste captulo, relata-se sobre a integrao
de tais estruturas e tambm de outras estruturas importantes como os conversores v/i e i/v
apresentados no Captulo 4.
Atravs de uma cooperao com a Universidade de Tecnologia de Delft (TUDelft),
um chip foi feito usando-se se processo CMOS in-house de 1,6m. O chip implementado
contm um conversor v/i, uma clula de meio atraso, uma biquadrtica (incluindo
compensao de offset por AZ e MOCDs para programao) e um conversor i/v, formando
assim um filtro passa-baixa programvel onde tanto a sada como a entrada so tenses. A
tenso de alimentao escolhida para os circuitos 1,5V.
Na seo 5.2, apresentado o projeto do amplificador operacional classe A para ser
usado no chip, utilizando-se as equaes do modelo de MOSFETs ACM [8]. Na seo 5.3,
analisado o estgio de sada do amp-op no contexto da tcnica SM. Para evitar que os
transistores de sada dos amp-ops deixem a regio de saturao, prope-se o uso de uma
tenso de polarizao levemente mais elevada do que a definida no Captulo 2. A seo 5.4
descreve o chip propriamente dito, com nfase nas estruturas integradas. A seo 5.5
enfoca os resultados dos testes. Finalmente, na seo 5.6, algumas concluses so
apresentadas.
Implementao de estruturas bsicas MOSFET chaveado 73
5.2 Amplificador operacional

Na tcnica de MOSFET chaveado, todos os amplificadores operacionais operam com
tenso de modo comum constante muito prxima a VSS. Portanto, o projeto do amp-op
simples e mesmo um simples amplificador Miller como o mostrado na Fig. 5-1 opera com
alimentao de 1,5V. Contudo, optou-se por utilizar o amp-op da Fig. 5-2 [6, 43] para o
filtro SM por duas razes: i) seus ganho e largura de banda so maiores do que aqueles do
amp-op Miller; e ii) o mesmo opera bem com tenso de alimentao to baixa como 1V [6,
43].
MB
VDD
MT
M1
M10
M2
vIB
v+
M3
CC
M4
vO
M9
VSS
Fig. 5-1. Simples amp-op classe A Miller.
MB
MT
M1
v-
IB
M7
M2
M5
v+
M3
VDD
M8
M6
M4
M10
CC
vO
M9
VSS
Fig. 5-2. Amp-op classe A para baixa tenso [6, 43].
O amp-op da Fig. 5-2 foi projetado utilizando-se as equaes do modelo de

MOSFET ACM [8], descritas em termos das densidades de corrente do transistor. As
equaes ACM que foram utilizadas para o projeto do amp-op so mostradas de (5-1) a (54):
74
I
W
= F
L i f I SQ
(5-1)
onde IF a corrente direta, if a corrente direta normalizada, e ISQ a corrente de

normalizao de folha, a qual depende do processo. Para AMS 0,8m CXE, por exemplo,
ISQ_N 42nA e ISQ_P 14nA;
gm =
IF
2n
,
t 1 + 1 + i f
GBW =
(5-2)
g mI
g
= m1 ,
2C c 2C c
v DSsat t
( 1+ i
+3
(5-3)
(5-4)
Em (5-3), gmI a transcondutncia do primeiro estgio. Para um casamento melhor

no par diferencial, foi usado if1 = if2 =1 (ifi a corrente normalizada direta do transistor Mi),
porque quanto mais prximo da inverso fraca, menor a tenso de offset sistemtica. Para
os espelhos de corrente, ifB = ifT = if7 = if8 = if10 = 8 foram utilizados. Para M3, M4 e M9,
nveis de inverso menores (if=4) foram utilizados de modo a obter-se uma tenso de
saturao menor para o transistor M9, vDSsat9. As definies da Tabela 5-1 foram utilizadas
para o projeto do amp-op e do filtro SM.
Tabela 5-1. Definies para o projeto do amp-op e do filtro SM.
Tenso de alimentao
1,5V
Excurso de tenso de entrada mxima
0,5V
Resistor para conversoV/I
400k
> corrente de operao por carga

1,25A
Transistores de referncia
10m/20m
Chaves
2,0m/0,8m
5
> Rtransistores/Rchaves
Capacitores de reteno
5pF
Capacitor de compensao do amp-op
CC = 0,24Ch = 1,2pF
Gerao de VX elevado (seo 5.3)
VXh = 0,42VP
Freqncia de amostragem, fS
64kHz
GBW
640kHz
A escolha de alguns dos parmetros da Tabela 5-1 foi baseada em fatores como
tempo de estabelecimento, injeo de carga e rudo.
De (5-5), obtm-se o gmII mnimo para o amp-op [45]:
3 g + g mII
C
t S = ms
+ h ln(1 / )
2GBWg mII g ms
(5-5)
onde gmII a transcondutncia do segundo estgio e tS o tempo para estabelecimento

dentro de um determinado erro . Por segurana, considera-se disponvel para
estabelecimento apenas 60% do tempo de amostragem, i. e., tS = 4,7s. Assim,
gmII 2,8S
de acordo com (5-5).
No filtro SM, so utilizados amp-ops com carga de 1, 2 ou 4 transistores,
dependendo da funo do amp-op. No projeto para carga de 1 transistor, a corrente
quiescente no estgio de sada IQ=2,5A (100% de margem de segurana, i.e., a corrente
de sada de duas vezes a corrente de pico na carga); para carga de 2 transistores, IQ=4A
(margem de segurana de 60%); e para carga de 4 transistores, IQ=7A (margem de
segurana de 50%), respectivamente.
A corrente de polarizao (IB) foi o ltimo parmetro a ser definido. Atravs de um
processo iterativo projeto/simulao, chegou-se a IB = 0,6A como um valor adequado
para as especificaes da Tabela 5-1. A Tabela 5-2 resume as larguras para os transistores
e outros parmetros eltricos para o amp-op (o comprimento de canal L de 4m para
todos os transistores).
A Fig. 5-3 apresenta a resposta de freqncia para o amp-op com carga de 1
transistor.
76
Fig. 5-3. Resposta de freqncia do amp-op classe A de baixa tenso para carga de 1 transistor.
Tabela 5-2. Valores obtidos para os amp-ops classe A (Fig. 5-2).

M1, M2
M3, M4
M5, M6
M7, M8
MB, MT
M9 (para 1 t. de carga)
gmI (calculado)
gmII (calculado, 1 t. de carga)
GBW (calculado, 1 t. de carga)
GBW (simulado, 1 t. de carga)
Av0 (simulado, 1 t. de carga)
PM (simulado, 1 t. de carga)
Consumo (sim., 1 t. de carga)
W=76m
W=11,7m
W=6,8m
W=9,5m
W=19m
W=57m
W=79m
W=91,1m
W=128,5m
W=159,6m
W=221,2m
12,4S
77S
1,65MHz
950kHz
850kHz
700kHz
72,5dB
73,5dB
72dB
63o
65o
66o
6,5W
9,2W
14,5W
5.3 Alterando a tenso de polarizao

De acordo com o que foi abordado no Captulo 2, a tenso de polarizao VX no
somente garante a operao das chaves fora do gap de conduo mas tambm permite que
tenha-se mxima excurso de corrente nos dois sentidos. Como mostrado na Fig. 2-5, a
tenso de dreno GND ou VDD se a corrente Imax ou Imax, respectivamente. Contudo, a
mxima corrente no transistor MOS que opera como conversores v/i e i/v no pode ser Imax
em funo dos seguintes problemas:
1- Tenso de offset do amp-op;
2- Desvios dos parmetros dos MOSFETs de seus valores nominais;
3- A faixa de tenso de sada do amp-op.
Uma possvel soluo para evitar que a sada do amp-op sature para o potencial
positivo ou para o potencial negativo limitar a corrente de entrada do transistor que
desempenha a converso v/i (Fig. 2-3) a 80% de Imax. Para clarificar, onsidere o seguinte
exemplo. Utilizando-se tecnologia AMS 0,8m, transistores de 10m/20m e tenso de
alimentao de 1,5V, resulta em VX VSS = 165mV. Isto significa que, com VDssat9 (M9,
Fig.5-2) projetado para cerca de 130mV (ver equao 5-4), a excurso negativa de tenso
para vrios amp-ops seria limitada a 35mV para evitar que M9 deixe a regio de saturao.
Uma soluo para evitar que M9 entre na regio triodo operar a clula SM com uma
tenso VX mais elevada. Utilizando-se o circuito de gerao de VX elevado da Fig. 5-4,
seria possvel operar (desprezando-se descasamentos) com 66% de Imax no sentido positivo
e 133% Imax no sentido negativo se a sada do amp-op pudesse excursionar entre VDD e
GND. Pode-se ento agora operar com uma corrente de entrada de pico Iop = 0,5Imax (ver
Fig. 2-3) e ser ainda obtida uma boa margem de segurana para iin negativo
78
[(0,5/0,66)=75%], e os transistores de sada permanecem na regio de saturao para iin

positivo.
V DD
1
V Xh
Fig. 5-4. Gerao de VX elevado com transistores idnticos.

VXh = VP(1-1/ 3 ).
5.4 Implementao do filtro SM usando DIMOS

A cooperao com a Universidade de Tecnologia de Delft trouxe a possibilidade de
utilizar o processo CMOS DIMOS 01, disponvel no DIMES
(the Delft Institute of
Microelectronics and Submicron Technology). DIMOS 01 um processo CMOS de 1,6

micron, adotado da Philips. Desta forma, o projeto do filtro SM (e do amp-op) foram
adaptados para este processo. As mnimas dimenses dos transistores no processo DIMOS
01 so 2,4m/1,6m. Assim, estas so as dimenses a ser usadas nas chaves. Tambm,
devido pequena resistncia de folha, 25/ , decidiu-se por utilizar valores menores para
os resistores do que os definidos na Tabela 5-1 nos conversores v/i e i/v. A Tabela 5-3
resume as novas definies para o filtro SM e o amp-op a serem utilizados com DIMOS
01. A Tabela 5-4 mostra as novas dimenses do amp-op classe A, assim como os
resultados de simulaes para o mesmo.
Para todas as simulaes para o DIMOS 01, foram utilizados modelos de MOSFETs
Philips nvel 9 e o simulador Pstar (da Philips) sob o ambiente Cadence/Analog Artist.
O leiaute dos circuitos usados no filtro SM foi realizado com o programa

Cadence/Virtuoso editor. O leiaute do amp-op classe A mostrado na Fig. 5-5. O mesmo
ocupa uma rea de 295m x 265m.
Tabela 5-3. Definies para o projeto do amp-op e do filtro com DIMOS 01.
Tenso de alimentao
1,5V
Mxima excurso de tenso de entrada
0,2V
Resistor para conversoV/I
200k
> corrente de operao por carga

1A
Transistores de referncia
10m/20m
Chaves
2,4m/1,6m
3
> Rtransistores/Rchaves
Capacitores de reteno
5pF
Capacitor de compensao do amp-op
CC = 0,24Ch = 1,2pF
Gerao de VX elevado (seo 5.3)
VXh = 0,27V
Freqncia de amostragem, fS
50kHz
GBW
500kHz
Tabela 5-4. Valores obtidos para os amp-ops classe A (Fig. 5-2) com DIMOS 01.
M1, M2
M3, M4
M5, M6
M7, M8
MB, MT
Todos os transistores
IB
W=152 m
W=11,8m
W=6,8m
W=10m
W=20m
W=47,2m
W=80m
W=70,8m
W=120m
W=130m
W=220m
L=8m
0,5uA
790kHz
810kHz
710kHz
75dB
95dB
82dB
60o
58o
60o
3,5W
5,5W
7,1W
80
Para minimizar os efeitos de descasamento, tcnicas de casamento [47] tais como

interdigitized stacked differential pair (e.g., em M1 e M2, Fig. 5-5), common controid e
camadas dummy de polisilcio (e.g. em M3 e M4, Fig. 5-5) foram usadas no somente no
amp-op mas tambm em todo o filtro.
Fig. 5-5. Leiaute do amp-op classe A (carga de 4t) da Fig. 5-2.
Conforme foi citado na seo 5.1, o chip composto de um conversor v/i, um filtro
passa-faixa programvel (atravs de MOCDs de 6 bits) e um conversor i/v. O esquemtico
simplificado para o filtro SM mostrado na Fig. 5-6. Compensao de offset por auto-zero
foi utilizada na biquadrtica. O circuito de gerao de VXh foi implementado com
transistores 10m/40m, de acordo com o esquema mostrado na Fig. 5-4.
iIN = (vIN -VX/R)
A1
M1
S1
MX2 VX
VDD
VDD
Ch
MF
vIN
M2
VDD
VDD
VX
A23
MK2
S/H
MX1
+
A2
v-to-i Converter
VX
c
+A11
VOA1
A12
VX
c
+
Biquad
+A21
VDD
VOA2
io
M3
A4
vOUT
MX4 VX
VDD
VDD
Ki
VDD
e
VOB1
MX3
c
- A22
+
R
VOB2
A5
VX
i-to-v Converter
Fig. 5-6. Esquemtico simplificado do filtro SM.
O leiaute para todo o filtro SM mostrado na Fig. 5-7. O mesmo ocupa uma rea de
aproximadamente 3600m x 1950m com os pads.
Fig. 5-7. Leiaute do filtro SM.
82
O foorplan para o filtro SM mostrado na Fig. 5-8. Note a pequena rea ocupada
pelos dois MOCDs de 6 bits, responsveis pela programao da freqncia central do
filtro. Os pads para as entradas digitais incluem diodos de proteo.
V DD
4 C lock inputs
A nalogue sw itch es
M OCDs
i-to-v
an d
v-to-i
B iquad + S/H
V SS
out
VX
in
6 M O C D in puts
6 C lock inputs
IB
GND
Fig. 5-8. Floorplan do filtro SM.
5.5 Resultados experimentais

Alm do filtro SM, algumas estruturas de teste tambm foram integradas: transistores
10m/20m e 20m/20m e amp-ops para carga de 1, 2 e 4 transistores. As estruturas de
teste possuem pads medindo120m x 120m. Os resultados das medies para as
estruturas de teste e para o filtro SM so apresentados nesta seo.
5.5.1
Medies nos amp-ops

Os amplificadores operacionais esto presente em todos os estgios do filtro SM.
Portanto, o desempenho dos mesmos deve ser conhecido para um melhor entendimento do
comportamento apresentado pelo filtro. De fato, alguns problemas foram identificados no
desempenho dos amp-ops. Os mesmos so enfocados a seguir.
Diversas medies foram executadas nos amp-ops classe A para carga de 1 transistor
(1tl), de 2 transistores (2tl) e de 4 transistores (4tl), em diversas amostras de cada. As
medies DC foram executadas com o analisador de parmetros HP 4145B. A Tabela 5-5
resume os resultados obtidos para as medies DC.
Tabela 5-5. Medies DC para os amp-ops DIMES.
1
Amp-op
1tl amostra 1
1tl amostra 2
1tl amostra 3
1tl amostra 4
1tl amostra 5
2tl amostra 1
2tl amostra 2
4tl amostra 1
4tl amostra 2
Tenso de offset de
entrada
+171mV
+165mV
+21mV
-75mV
+60mV
+75mV
+90mV
+170mV
+175mV
Ganho DC sem
carga
76dB
76dB
75dB
76dB
77dB
80dB
82dB
85dB
85dB
Ganho DC com
carga2
50dB
49dB
49dB
51dB
52dB
51dB
52dB
60dB
61dB
1 A corrente de polarizao para todos os amp-ops foi estabelecida em 0,7A.

2 O transistor para teste de 10m/20m, transistor unitrio no filtro SM, foi usado como carga.
As tenses de offset de entrada obtidas para os amp-ops foram muito maiores do que
esperado. As mesmas foram muito menores (at 4mV) para os amp-ops implementados
com tecnologia AMS (Captulo 3), os quais usam a mesma topologia e foram projetados
usando-se as mesmas metodologia e equaes. Esta enorme tenso de offset de entrada
apresentada pelos amp-ops DIMES impe certas limitaes. Por exemplo, considere o
simples amplificador inversor de ganho unitrio mostrado na Fig. 5-9. Os amp-ops foram
projetados para operar com tenso de alimentao de 1,5V. Com VDD = 1,5V, o gerador de
VX (Fig. 5-4) produz VX = 0,24V (medido). Neste caso, com VOS = 150mV, a tenso DC na
entrada inversora do amp-op (Fig. 5-9) seria 240mV 150mV = 90mV. Isto impe uma
corrente DC em MS. Com MS=M1, a tenso de sada DC seria 90mV 150mV, i.e., o ampop satura no potencial negativo da alimentao (terra). Este efeito explica por que o filtro
SM no pode operar com tenso de alimentao de 1,5V (prxima subseo). No filtro
SM, somente a biquadrtica apresenta esquemas de compensao de offset, de modo que os
84
outros estgios (i.e., v/i, i/v e clula de meio atraso) sofrem com esta enorme tenso de
offset de entrada. O filtro SM comeou a ser funcional com alimentao de 1,7V, mas
nveis aceitveis de distoro foram obtidos com VDD = 2,2V. O valor medido de VX para
VDD = 2,2V 0,46V, o que coloca as tenses de sada DC em um valor mais alto..
-
V = 0,09V
VO = 0V
+
VDD
Vos = 0,15V
VX = 0,24V
VS
Ms
M1
VDD
VX = 0,24V
Fig. 5-9. Tenses DC em um simples inversor de ganho unitrio com VOS=150mV
Com o amp-op operando com VDD = 2,2V, a freqncia de ganho unitrio (fu) foi
obtida a partir de uma configurao no-inversora de ganho unitrio, como a mostrada na
Fig. 3-17. O valor obtido foi fu 550kHz. A resposta em magnitude para o circuito
mostrada na Fig. 5-10.
Fig. 5-10. Resposta em magnitude do amp-op DIMES

na configurao no-inversora de ganho unitrio.
Como pode ser visto na Fig. 5-10, h um pico indesejvel na resposta em magnitude,
tpico de uma margem de fase pobre (o mesmo tambm aconteceu para o amp-op AMS
que usa a mesma topologia, Captulo 3). A margem de fase medida (PM) em 550kHz de
somente 26o. Circuitos SM, contudo, usam a configurao amplificadora inversora (Fig. 511), onde a margem de fase melhorada devido ao fator de realimentao menor.
Medies nesta configurao, usando-se resistores de 180k para implementar um
amplificador inversor de ganho unitrio (Fig. 5-11), no registram pico na resposta em
magnitude.
+
vo
Vos
VX
VS
R1
R2
VX
Fig. 5-11. Amplificador inversor.
importante enfatizar que o filtro operou satisfatoriamente somente para tenses de

alimentao de 2,2V devido enorme tenso de offset apresentada pelos amp-ops, de
acordo com o explicado acima. Contudo, com 2,2V de alimentao os amp-ops nesta
topologia operam com os transistores M5 e M6 na regio linear, o que contribui tanto para
distoro como para reduo em ganho.
5.5.2
Medies no filtro SM
Vrias medies foram executadas no filtro SM. As respostas AC para vrias
palavras digitais no MOCDs so mostrada na Fig. 5-12. A Tabela 5-6 resume os resultados
obtidos. Como pode ser visto na Tabela 5-6, algumas imperfeies foram detectadas
86
atravs das medies. Estas so o desvio ocorrido na freqncia central, o erro no fator de
qualidade Q e o erro de ganho. Contudo, nenhum destes erros inaceitvel visto que o
filtro programvel. Em aplicaes como o auxlio audio, em geral o audiologista (ou
o sistema propriamente dito) deve programar a resposta do filtro de acordo com a
dificuldade de audio de cada paciente.
A Fig. 5-13 mostra as medies de rudo para o chip. Com um sinal de entrada
mximo de 200mVpeak, a faixa dinmica atingida 63,8dB. Este valor est muito prximo
ao valor calculado para a faixa dinmica, 66,8dB.
A mxima excurso de tenso medida na sada sem que ocorra clipping foi de
450mVpeak. A Fig. 5-14 ilustra os resultados medidos de distoro em funo da tenso de
entrada para a freqncia central (fo), a freqncia de 3dB inferior (fi) e a freqncia de
3dB superior (fs).
A Tabela 5-7 resume os resultados obtidos. Os resultados so
considerados adequados para a faixa de tenso de entrada especificada (at 200mVpeak).
Fig. 5-12. Respostas AC medidas para vrias palavras nos MOCDs.
Tabela 5-6. Detalhes da resposta AC.

Palavra digital
(DW)
0100102 = 1810
0111012 = 2910
1100002 = 4810
1111012 = 6110
Freqncia
central fo
calculada
1130 Hz
1810 Hz
3000 Hz
3834 Hz
Freqncia
central fo medida
erro
em fo
Q
calculado
Q
medido
erro
em Q
Erro no
ganho
860 Hz
1400 Hz
2420 Hz
3200 Hz
23,9%
22,6%
19,3 %
16,5 %
0,92
0,88
0,81
0,76
0,81
0,92
0,90
0,88
- 13%
+ 4%
+ 10%
+ 13%
-3,6dB
-3,1dB
-2,6dB
-2,4dB
Todas as medies acima foram executadas com tenso de alimentao de 2,2V.

importante enfatizar que o processo DIMOS 01 apresenta tenses de limiar maiores que
1V. A tenso de alimentao de 2,2V ento menor do que a soma de duas tenses portafonte e duas tenses de saturao, e portanto o filtro SM pode ser considerado um circuito
para baixa tenso de alimentao [4].
O consumo total de corrente do filtro SM 93A. ainda importante enfatizar que
este consumo de corrente pode ser reduzido significativamente com o uso de
amplificadores operacionais classe AB.
Fig. 5-13. Rudo medido.
88
Fig. 5-14. Distoro medida.

Tabela 5-7. Resultados de distoro.
vin (mVpeak)
Distoro em fi (%)
Distoro em fo (%)
Distoro em fs (%)
50
1,8
0,9
1
100
1,8
0,8
1
200
2,8
0,9
1,26
300
4,6
2,7
1,6
A Fig. 5-15 mostra a microfotografia para o chip.
Fig. 5-15. Microfotografia para o chip.
400
7,6
7,3
3,7
500
22,3
22,7
13,4
600
31,5
29,1
25,2
5.6 Concluses
Um filtro programvel LVLP que pode ser aplicado em instrumentos de auxlio
audio foi descrito. O circuito contm um conversor v/i, uma clula de meio atraso, uma
seo biquadrtica e um conversor i/v e foi implementado em um processo CMOS de 1,6
micron. A programao obtida atravs de MOCDs e no requer muita rea de silcio. Os
resultados mostram a aplicabilidade da tcnica de MOSFET chaveado como uma tcnica
alternativa para processamento de sinais LV em tempo discreto sem a necessidade de um
processo especial.
Mesmo com os problemas identificados nos amp-ops, o filtro SM apresentou
praticamente o desempenho esperado. importante enfatizar a funcionalidade da estratgia
de compensao de offset por auto-zero na biquadrtica face enorme tenso de offset de
entrada apresentada pelos amp-ops.
Algumas das caractersticas no-ideais apresentadas pelo filtro so devido s
imperfeies nos amp-ops. Contudo, seria interessante chegar-se a uma topologia de
biquad onde no hajam chaves indesejadas em srie com os MOCDs de programao. Para
um filtro passa-faixa, isto pode ser obtido com o uso de integradores SM de primeira
gerao.
Concluses e
trabalhos futuros
6.1 Concluses
A tcnica de MOSFET chaveado provou ser uma tcnica alternativa para
processamento de sinais em tempo discreto baixa tenso de alimentao sem necessitar
de processo especial ou de dobradores de tenso. A tcnica SM apresenta simplicidade de
projeto comparada com switched-opamp, a tcnica SC para operao baixa tenso. SM
tambm caracteriza-se pela simplicidade de programao, fazendo uso dos MOCDs,
componentes que demandam pouca rea de silcio.
O bloco bsico de construo de circuitos SM uma clula de meio atraso. Neste
trabalho, foi desenvolvida uma anlise da clula de meio atraso SM. Com relao
correo de offset, tempo de estabelecimento, rudo, injeo de carga e distoro
harmnica, a tcnica SM apresenta resultados similares queles obtidos pelas tcnicas SC e
SI convencionais.
Uma clula de meio atraso SM foi implementada e testada, usando-se um processo
de 0,35m da AMS. Os resultados medidos apresentam muito boa concordncia com a
teoria.
91
92
As principais imperfeies na clula SM de meio atraso esto relacionadas com

imperfeies no amp-op. A tenso de offset do amp-op causa offset na corrente de sada
que, por sua vez, afeta a faixa dinmica dos circuitos, de modo que em algumas aplicaes
o uso de alguma tcnica de correo de offset necessrio. Esquemas de compensao de
offset foram propostos e analisados, e a tcnica de auto-zero proposta apresenta melhores
resultados do que a tcnica CDS.
Conversores tenso/corrente e corrente/tenso para circuitos SM foram propostos e
analisados, j que circuitos MOSFET chaveado processam correntes. O fato de processar
correntes e no tenses no em geral uma desvantagem. Em aplicaes como circuitos de
auxlio audio, por exemplo, a sada geralmente em corrente. Assim, em tais
aplicaes, SM necessita de um conversor v/i na entrada enquanto que uma tcnica que
processa tenses (como SC, por exemplo), precisa de um conversor i/v na sada (o
overhead introduzido portanto o mesmo para ambas as tcnicas).
Um filtro de baixa tenso e baixa potncia digitalmente programvel que pode ser
aplicado em instrumentos de auxlio audio foi descrito testado. O circuito contm um
conversor v/i, uma clula de meio atraso, uma seo biquadrtica e um conversor i/v, e foi
implementado em um processo CMOS de 1,6 micron. Com a topologia utilizada, a
freqncia central e o fator de qualidade podem ser controlados independentemente se a
freqncia de amostragem for muito maior do que a freqncia central. A programao
obtida por meio de MOCDs e no requer muita rea de silcio, quando comparada com
circuitos programveis SC.
Os amp-ops do filtro apresentaram inesperadamente tenses de offset de entrada
muito grandes. Por causa disto, o filtro, previamente projetado para operar a 1,5V,
apresentou resultados melhores com 2,2V de alimentao.
Conclusions and future research 93
Mesmo com os problemas identificados nos amp-ops, o filtro SM apresentou bom

desempenho. No prottipo implementado, a freqncia central eficientemente controlada
com MOCDs de 6 bits. O esquema de compensao de offset por auto-zero provou sua
funcionalidade e compensou a grande tenso de offset apresentada pelos amplificadores
operacionais na seo biquadrtica.
6.2 Trabalhos futuros com MOSFET chaveado

Conforme comentado no Captulo 5, seria interessante chegar-se a uma topologia de
biquad na qual no hajam chaves indesejveis em srie com os MOCDs de programao.
O desafio encontrar uma topologia que permita a programao independente das
diferentes caractersticas do filtro (freqncia central, fator de qualidade e ganho).
Na tcnica SM os amp-ops excitam cargas resistivas. Portanto, o uso de amp-ops
classe AB provavelmente conduzir a consumos de potncia menores. Isto deve ser
investigado para tornar a tcnica SM ainda mais competitiva.
Ainda, seria importante implementar uma aplicao prtica de baixa tenso e baixa
potncia com MOSFET chaveado em um processo CMOS bem conhecido e comparar os
resultados com aqueles obtidos com outras tcnicas. A aplicao poderia ser, por exemplo,
o adaptador direcional para instrumentos de auxlio audio implementado na
Universidade de Tecnologia de Delft com circuitos translineares [48].
At agora, o uso de circuitos SM em processamento no-linear de sinais no foi
investigado. A facilidade de programao, junta com a capacidade linear/no-linear de
processamento de sinal, pode fazer de SM uma tcnica valiosa para competir na rea de
circuitos analgicos para baixa tenso e baixa potncia.
Apndice A Anlise do circuito de auto-zero
Considere o circuito na Fig. A-1, o qual o mesmo que na Fig. 3-6.

Ch
vo
VAZ
CAZ
vi
io
go
gm vi
g2
VOFF
Fig. A-1. Circuito equivalente de pequenos sinais para a determinao de taz.
Considerando-se para o amp-op uma transcondutncia finita representada por uma

funo de plo simples, isto , g m = g m ( s ) =
g mo
, onde 1 o plo dominante do
1 + s / 1
amplificador com carga, tem-se para o circuito na Fig. A-1:

V AZ
=
VOFF
(1 + K a )g L 1 C AZ C AZ 1 2
1+
s
+
s +
g mo
g mo 1
1 g mo
(A-1)
onde K a C AZ C h e gL = go + g2.
O denominador de (A-1) pode ser reescrito como:
D( s ) = 1 +
2
1
s + 2 s2
o
o
(A-2)
onde o fator de amortecimento, o qual neste caso dado por
95
96
(1 + K a )2
1
2
gL
C AZ
(A-3)
A resposta mais lenda do circuito ocorre quando k>1 (resposta sobreamortecida).

Neste caso, tem-se para o erro de estabelecimento [42]:
=
1 1 .o .taz
1
e
2
2 2 1 1
1
e . .t
2
az
(A-4)
onde
1 2 1
2 + 2 1
(A-4a)
Se 42>>1, (A-4) pode ser aproximada por [42]

e otaz / 2
(A-5)
O valor mais elevado para aparece no caso em que a aproximao (A-5) usada.
Assim, o uso de (A-5) favorece a segurana. De (A-1), (A-2) e (A-5) chega-se a
t az
(1 + K a )g L
g mo 1
ln(1 ) =
(1 + K a )
u
ln(1 ) .
onde u a freqncia angular de ganho unitrio do amp-op com carga.
(A-6)
Apndice B Equaes e simulaes para tempo de

estabelecimento na clula de meio atraso SM
B.1 Chaves ideais e amp-op com largura de banda infinita

Neste caso, considere o circuito na Fig. B-1, o qual o mesmo que na Fig. 3-11.
g1
Ch
vin iin gs
vo
vi gmvi
go
io
g2
Fig. B-1. Circuito equivalente de pequenos sinais para a clula de meio atraso SM,
chaves ideais e amp-op com largura de banda infinita.
A funo de transferncia para o circuito da Fig. B-1 :

H (s ) =
vo ( s )
g s [g m ( g1 + sC h )]
=
.
vin ( s ) g s g L + g1 ( g s + g L + g m ) + sC h ( g s + g L + g m )
(B-1)
onde gL = g2 + go.
A equao (B-1) pode ser reescrita como:
H (s ) =
N( s )
1 + s
(B-2)
onde
N( s ) =
g s 1 g1 / g m sC h / g m
g1
g + g L + g L g s / g1
1+ s
gm
(B-2a)
97
98
e
=
Ch
g1
1
g L g s / g1
1+
gm + gL + gs
(B-2b)
A operao correta do circuito S/H inversor ocorre se

gm >> gs + gL + gL gs /g1
(B-3)
Ainda, considerando-se (B-3),
Ch
g1
(B-4)
E assim de (3-7) e (B-4) tem-se

C h g1t sam
1
ln(1 / )
(B-5)
B.2 Chaves reais e amp-op com largura de banda infinita

Neste caso considere o circuito na Fig. B-2.
g1
Ch
vin
iin
gs
gon
vo
vi
gm vi
io
go
g2
Fig. B-2. Circuito equivalente de pequenos sinais para a clula de meio atraso SM,
chaves reais e amp-op com largura de banda infinita.
Equaes e simulaes para tempo de estabelecimento na clula de meio atraso SM 99
Do circuito na Fig. B-2, obtm-se:

g s [g m gon gon g1 + sCh ( gon g1 )]
vo (s )
(B-6)
=
vin (s ) g m gon g1 + gon g s g1 + g on g s g L + gon g1 g L + sCh ( g m ( gon + g s + g1 ) + gon g s + gon g L + g s g1 + g s g L + g1g L )
Fazendo-se as mesmas consideraes que na seo B.1, tem-se:
Ch
g1
g
g
1 + 1 + s
g on g on
(B-7)
Portanto, de (3-7) e (B-7):

Ch g1
g on
1
tsam
g on + g1 + g s
ln(1 / )
(B-8)
Pode ser notado, comparando-se (B-5) com (B-8), que o mximo valor para Ch para
um erro de amostragem torna-se menor se for considerada a resistncia da chave, conforme
esperado.
B.3 Chaves ideais e amp-op com largura de banda finita

Partindo-se de (B-1) e considerando-se para o amp-op uma transcondutncia finita
representada por uma funo de plo simples, isto , g m = g m ( s ) =
g mo
onde 1 o
1 + s / 1
plo dominante do amplificador com carga, tem-se:

H ( s ) = N( s )
N( s ) =
1
g g / g + g L + g s Ch Ch g L + g s 2
s +
+
1 + L s 1
s
g m 0 1
g1
g1 g m 0 1
g s [g m 0 1 ( g1 + sC h )(1 + s )]
g g1
C
s +
+ h
g s g L 1 + g1 ( g s + g L )1 + g1 g m 0 1
g1 g m 0 1 g m 0
O denominador de (B-9) pode ser reescrito como:
(B-9)
Ch
s +
s 2 .(B-9a)
g
m0 1
100
D( s ) = 1 +
2
1
s + 2 s2
o
o
1 1 .o .taz
1
e
2
2
2 1 1
1
e . .t
2
(B-10)
az
(B-11)
onde
1 2 1
2 + 2 1
(B-11a)
Se 42>>1, (B-11) pode ser aproximado por [42]

e ot sam / 2
(B-12)
O valor mais elevado para aparece no caso em que a aproximao (B-12) usada.
Assim, o uso de (B-12) favorece a segurana. Considerando-se esta aproximao, chegase de (B-9) a
C h g1t sam
g g + g s g L + g1 g L
1
s 1
.
ln(1 / )
g m 0 1
(B-13)
Sendo g m 0 1 = u g L , onde u a freqncia angular de ganho unitrio do amp-op

com carga. Assim:
C h g 1t sam
g g g + g s + g1
1
s 1 L
2f u
ln(1 / )
(B-14)
Equaes e simulaes para tempo de estabelecimento na clula de meio atraso SM 101
B.4 Chaves reais e amp-op com largura de banda finita

Por complexidade este item no foi analisado. De acordo com as simulaes (Tabela
B-1, abaixo), acredita-se que podem ser considerados como uma boa aproximao para
este item os resultados obtidos para chaves ideais e largura de banda finita, os quais so
para pior caso e portanto incluem uma margem de segurana que compensa o efeito da
resistncia das chaves.
B.5 Exemplos numricos e simulaes

Para comprovar os resultados dos itens anteriores, alguns clculos e simulaes
foram executados. Para os exemplos usou-se as seguintes especificaes/parmetros:
Tenso de alimentao: 1,5V.
Tecnologia: AMS CXE 0,8m.
Freqncia de amostragem: 50kHz tsam = 7s (circuito com AZ).
Mximo erro de amostragem, = 0,004 (8-bits).
Transistores iguais com (W/L) = 10m/20m.
Chaves com (W/L) = 2m/0,8m (W/L)chaves / (W/L)transistores = 5.
Para as simulaes, o simulador SMASH e os modelos BSIM3v3 fornecidos pela
AMS foram usados. O amp-op com largura de banda infinita foi implementado com uma
fonte de tenso controlada por tenso com ganho de 100dB. O amp-op com largura de
banda finita apresenta ful=1MHz, go=0,5S e ganho DC de 96dB (sem carga) e 64dB (com
carga). Os resultados so resumidos na Tabela B-1.
Pode-se notar a excelente concordncia nos resultados das primeiras duas linhas da
Tabela B-1. Com o amp-op de largura de banda finita, a diferena entre os valores
102
calculados e simulados maior. Isto era esperado, pois a aproximao utilizada nos
clculos para largura de banda finita considera condies de pior caso
Tabela B-1. Valores mximos calculados e simulados para Ch para um erro de estabelecimento de 8 bits.
Caso
Capacitor mximo, calculado
Capacitor mximo, simulado
de
(B-5):
27,6pF
26,5pF
Chaves ideais, GBW =
de (B-8): 19,7pF
19,9pF
Chaves reais, GBW =
de (B-13): 17,3pF
22,5pF
Chaves ideais, GBW = finito
17,5pF
Chaves reais, GBW = finito
Apndice C Anlise de rudo
Conforme citado no Captulo 3, a anlise de rudo ser concentrada no rudo direto

no perodo de reteno e nos rudos amostrado-e-retido em CAZ e Ch. Estas contribuies
sero analisadas separadamente.
C.1 Rudo de banda larga no intervalo de reteno
Para o clculo do rudo de banda larga no intervalo de reteno, considere o circuito

mostrado na Fig. C-1, o qual o equivalente ao circuito da Fig. 3-4 no perodo de reteno.
Modelando-se o ganho do amp-op como uma funo de plo simples, o rudo de banda
larga total na sada dado por
t
1
b
S hol
( f ) = hol 4(Req + Ron )
T

1 +
+ (R1 + Rs )H 12 + (R2 )H 22
(C-1)
onde Req o resistor equivalente para o rudo do amp-op referido entrada,

Ri = (I D / V S )
1
VS =VD =V X
para o transistor Mi, u a freqncia de ganho unitrio do amp-
op e
H1 =
R2
R1 + Rs + R2 + (R1 R2 + Rs R2 ) R0
(C-1a)
H2 =
R1 + Rs
R1 + Rs + R2 + (R1 R2 + Rs R2 ) R0
(C-1b)
103
104
Em geral, a contribuio mais importante em (C-1) provm de Req.

Ch
+
Seq= 4Req
Ron
(cn)
CAZ
Son
S b_hold
R1
R2
S1
S2
Rs
Ss
Fig. C-1. Circuito equivalente de rudo para o intervalo de reteno.
Se for considerado o circuito sem compensao de offset, como na Fig. 3-2, Ron=0
em (C-1).
C.2 Rudo amostrado-e-retido

A subamostragem (undersampling) do rudo de banda larga presente na clula de
meio atraso SM produz um componente de rudo amostrado-e-retido cuja densidade
espectral concentra-se na banda bsica. Isto ocorre para ambos Ch e CAZ. Alm disso, Ch
tambm se carrega com uma cpia amplificada do rudo retido em CAZ. Assim, 3
contribuies diferentes de rudo so analisadas nesta seo.
C.2.1 Rudo amostrado e retido em CAZ

No final da fase de AZ, CAZ amostra o rudo de banda larga devido s fontes de rudo
presentes no intervalo de AZ e retm este rudo durante tsam e thol. Contudo, a transferncia
deste rudo para a sada diferente em tsam e thol. O espectro das fontes de rudo branco
Anlise de rudo 105
presentes durante taz (Fig. C-2) filtrado (passa-baixa) pelas constantes de tempo RC
correspondentes e/ou pelo rollfoff do amp-op.
Ch
Ron
(c2)
Son2
Rtr=R2//(R1+Rs)
Seq= 4Req
CAZ
Str
Ron
(c1)
Son1
Fig. C-2. Circuito equivalente de rudo para o intervalo de auto-zero.
No circuito da Fig. C-2 ocorre a subamostragem dos componentes de rudo de banda

larga. O rudo amostrado-e-retido em um capacitor genrico Cx em um circuito onde a
chave conduz durante um intervalo de tempo ton, considerando-se a largura de banda de
rudo branco (limitada pela constante de tempo RC ou por outro elemento) fWH>> fs, dado
[23] por
S/H
S Cx
( f )( f ) = ( 1 t on / T ) 2
2 sin 2 [( 1 t on / T )Tf ]
T
Cx
[( 1 t on / T )Tf ]2
(C-2)
No circuito da Fig. C-2, a freqncia de ganho unitrio do amp-op, fu, o elemento

limitador de banda para Seq enquanto que as outras fontes de rudo podem ser consideradas
filtradas (passa-baixa) por filtros cujas constantes de tempo RC so vrias vezes maior que
a largura de banda do amp-op. Assim, tem-se para o rudo amostrado-e-retido em CAZ
(representao unilateral):
S/H
Caz
2 Req C AZ u
( f )=
T 1 +
C AZ
1+ Ka
2 sin [( 1 t az / T )Tf ]
( 1 t az / T )
[( 1 t az / T )Tf ]2
(C-3)
106
onde Ka CAZ/Ch, Req o resistor equivalente para o rudo do amp-op referido entrada e
u a freqncia de ganho unitrio do amp-op. O primeiro termo no primeiro parntese
aparece devido s fontes de rudo dos transistores (externos ao amp-op) e das chaves, os
quais no so filtrados pelo rolloff do amp-op. Conforme j citado, a transferncia deste
rudo para a sada diferente em tsam e em thol. Em tsam a funo de transferncia para a
sada (1+R1/RS)2, Ri = (I D / V S )1
VS =VD =V X
para o transistor Mi. Em thol a funo de
transferncia para a sada=1. A contribuio do rudo retido em CAZ para a sada para
freqncias baixas (banda bsica) portanto dada por:
S/H
Caz _ out
2
( f )=
f s C AZ
Req C AZ u
1 +
1+ Ka

R1
1 +
( t sam / T ) 2 + ( t hol / T ) 2
Rs
(C-4)
C.2.2 Rudo amostrado-e-retido em Ch

O rudo amostrado em Ch no final da fase de amostragem pode ser dividido em duas
densidades espectrais de rudo no correlacionadas. A primeira devida s fontes de rudo
de banda larga presentes em tsam. A segunda funo do rudo retido em CAZ durante taz.
Para as fontes de rudo branco presentes durante tsam, considere o circuito da Fig. C3. As fontes de rudo branco so filtradas pelas constantes de tempo RC e/ou pelo rolloff
do amp-op. A contribuio resultante para freqncias baixas (banda bsica) :
S/H
S Ch
_1 ( f ) =
2
(1 + (Ron + Req )C h u )( 1 t sam / T )2
f sCh
(C-5a)
O rudo amostrado-e-retido em CAZ transferido para Ch com ganho (R1/Rs)2. Assim,
S/H
Ch _ 2
2
( f )=
f s C AZ
Req C AZ u
1 +
1+ Ka
R1
( 1 t sam / T ) 2
Rs
(C-5b)
Anlise de rudo 107
Ambos (C-5a) e (C-5b) so transferidos para a sada com ganho unitrio. Se for
considerado o circuito sem compensao de offset, como na Fig. 3-2, Ron=0 em (C-5a) e
(C-5b) tambm torna-se igual a zero.
Ch
+
S b_hold
Seq= 4Req
S2
CAZ
Ron
()
Ron
(cn)
Son
Son
Ss
Rs
S1
R2
R1
Fig. C-3. Circuito equivalente de rudo para o intervalo de amostragem.
C.3 Rudo total na sada

O rudo total na sada a soma das contribuies dadas por (C-1), (C-4) e (C-5), i. e.,
b
S/H
S/H
S/H
S OUT ( f ) = S hol
( f ) + S Caz
_ out ( f ) + S Ch _ 1 ( f ) + S Ch _ 2 ( f )
(C-6)
Apndice D Anlise de distoro harmnica
A anlise desta seo vlida tanto para o circuito da Fig. 3-2 (sem compensao de
offset) como para o circuito da Fig. 3-4 (com AZ). De fato, qualquer imperfeio na
operao do circuito de AZ produzir um offset residual, o qual pode ser tratado como uma
tenso de offset do amp-op que no foi compensada. Assim, efetuada a anlise de
distoro para o circuito sem compensao de offset, repetido por convenincia na Fig. D1.
Ch
vIN +VX
iIN
MS
VDD
vO
iO
M2
VX
VX
sample (tsam)
hold (thol)
sample
M1
n
VDD
n+1/2
n+3/2
n+1
Fig. D-1. A clula de meio atraso da tcnica SM.
D.1 Efeito da tenso de offset do amp-op.

Na inverso forte a corrente de dreno em um MOSFET dada [8] por
i D = K (VP v S ) (VP v D )
2
onde vS, vD so as tenses de fonte e dreno referidas ao substrato e K
(D-1)
'
C ox
nW
.
2 L
109
110
No circuito da Fig. D-1 tem-se, considerando-se que o amp-op apresenta tenso de

offset de entrada VOS:
i D _ M 1( n +1 / 2 ) = i IN ( n +1 / 2 ) = K1 (V P V X VOS )2 V P vO( n +1 / 2 )
iO( n +1 ) = K 2 (VP V X )2 V P vO( n +1 )
)2 ]
)2 ]
(D-2)
(D-3)
vO( n +1 ) = vO( n +1 / 2 )
(D-4)
K2
iin( n+1 / 2 ) + 2 K 2VOS V P
K1
(D-5)
De (D-2), (D-3) e (D-4), tem-se:

io( n +1 ) =
D.2 Efeito da carga injetada.

Neste caso, tem-se para a corrente em M1:
i D _ M 1( n +1 / 2 ) = i IN ( n +1 / 2 ) = K1 (V P V X )2 V P vO( n +1 / 2 )
)2 ]
(D-6)
De (D-6), aps algumas manipulaes algbricas:
vO( n+1 / 2 ) =
i IN ( n +1 / 2 )
K1
+ (V P V X ) + VP
2
(D-7)
Considerando-se constante a injeo de carga, tem-se:

vO( n +1 ) = vO( n +1 / 2 ) + Vch
(D-8)
onde Vch a carga constante injetada em Ch no final da fase de amostragem. No pior

caso, Vch = Vch _ max , dada por (3-24).
Tem-se, para o intervalo (n+1):
Anlise de distoro harmnica
iO( n +1 ) = K 2 (VP V X )2 V P vO( n +1 )
)2 ]
111
(D-9)
De (D-8) e (D-9):
iO( n +1 ) = K 2 (VP V X )2 V P vO( n +1 / 2 ) Vch
)2 ]
(D-10)
Substituindo-se (D-7) em (D-10) e fazendo-se K1 = K2 (transistores iguais), chega-se

a:
iO( n +1 ) = i IN ( n +1 / 2 ) + 2Vch K (V P V X ) 1 +
i IN ( n +1 / 2 )
K (V P V X )2
(D-11)
Fazendo-se a expanso em srie de Taylor e mantendo-se os termos de ordem menor:
Vch
iO( n +1 ) = 2 K 2 VchV P i IN ( n +1 / 2 ) 1 2 2
VP
3
+ i IN
( n +1 / 2 )
2
2 Vch
i IN ( n +1 / 2 )
+
2 K 2V P3
2 Vch
...
2 K 22V P5
(D-12)
Como pode ser visto por (D-12), a injeo de carga causa distoro harmnica.
Como a distoro harmnica causada pela injeo de carga independente da freqncia
do sinal de entrada, a distoro pode ser analisada considerando-se um sinal harmnico
distorcido por uma funo de transferncia no-linear; assim:
i O( t ) 2 2
Vch
2 Vch I 2
2 Vch I 3
I max I cos( t )
cos( 2t ) +
cos( 3t )... (D-13)
2
VP
8 V P I max
32 V P I max
onde I I MAX =
'
nW 2 K 2
C ox
V P = V P e I cos( t ) = i IN .
4 L
2
112
D.3 Efeito do ganho DC finito do amp-op

Considerando-se para os MOSFETs a corrente em inverso forte dada por (D-1),
tem-se, neste caso:
i D _ M 1( n +1 / 2 ) = i IN ( n +1 / 2 )
vO( n +1 / 2 )
VP vO( n +1 / 2 )
= K1 V P V X +
, (D-14)
onde A o ganho DC do amp-op. Tambm,
iO( n +1 ) = K 2 (VP V X )2 V P vO( n +1 )
)2 ]
(D-15)
e
vO( n +1 ) = vO( n +1 / 2 )
(D-16)
De (D-14), (D-15) e (D-16), tem-se:

iO( n +1 ) =
vO( n +1 / 2 )
K2
i IN ( n +1 / 2 ) 2 K 2 (VP V X )
K1
A
(D-17)
A equao (D-14) pode ser reescita como

vO( n +1 / 2 ) = (V P V X ) 1 +
iin( n+1 / 2 )
K1 (VP V X )
2 2
1
+ VP + (V P V X )
A
A
(D-18)
De (D-17) e (D-18) tem-se, considerando-se K1 = K2 = K:
iO( n +1 ) i IN ( n +1 / 2 ) +
i
2K
(VP V X )2 1 + IN ( n+1 / 2 ) 2 + 2 2 2 K (VP V X )VP (D-19)
A
A
A
K (VP V X )
Expandindo-se (D-19) em srie de Taylor e mantendo-se os termos de ordem

inferior:
iO( n +1 )
1
1 2
1 1
1
1
3
KV P2 1 2 i IN ( n +1 / 2 ) 1 i IN
... (D-20)
+ i IN
( n +1 / 2 )
( n +1 / 2 )
2
2 4
A
A
2 A KV P
2 A K VP
Anlise de distoro harmnica
113
Como pode ser visto por (D-20), o ganho DC finito do amp-op causa distoro
harmnica. Como a distoro harmnica causada pelo ganho DC finito do amp-op
independente da freqncia do sinal de entrada, a mesma pode ser analisada considerandose um sinal harmnico distorcido por uma funo de transferncia no-linear; assim:
iO ( t )
)
)
)
21 2
1 I2
1 I3
I max I cos( t )
cos( 2t ) +
cos( 3t )...
2
8 A I max
A
32 A I max
C ' n
onde I I MAX = ox W V P2 = K V P2 I cos( t ) = i IN .
4
(D-21)
Apndice E Anlise dos efeitos do offset na

biquadrtica universal SM
Considerando-se na biquadrtica universal SM da Fig. 2-11 Vij como a tenso de

offset do amp-op Aij, com i=1,2 e j=1,2, tem-se
o
e
1 / 2 e
VOA
VOB 2 z 1 / 2VOB
1 = (2 + K 2 + f )V11 fz
1,
(E-1)
o
e
1 / 2 e
VOA
VOB1 z 1 / 2VOB
2 = (2 + K 3 + a )V21 az
2,
(E-2)
e
e
1 / 2 o
VOB
VOA1 ,
1 = (2 + a + f + K1 + K 2 )V12 (a + f )VOB 2 z
e
1 / 2 o
VOB
VOA2 ,
2 = (2 + K 3 )V22 z
(E-3)
(E-4)
Resolvendo-se (E-1) a (E-4), chega-se a

e
VOB
2 =
(2 + f + K 2 )V11 + (3 + a + f + K 2 )V12
.
a
(E-5)
A equao (2-10) ser repetida aqui por convenincia:

T a
(E-6a)
Q 1/ f
(E-6b)
onde T o perodo de amostragem, o a freqncia central e Q o fator de qualidade.

Substituindo-se (E-6) em (E-5), chega-se a:
e
VOB
2 =
(V11 V12 ) 2
oT
1 K BP
+ Q + Q + 2V12
(E-7)
115
116
Tcnica de MOSFET chaveado para filtros programveis operando a baixa tenso de alimentao
onde K BP = K 2 f o ganho da entrada passa-baixa.
Apndice F Anlise da influncia do ganho DC finito do

amp-op na linearidade dos conversores v/i e i/v
Considere o circuito da Fig. 4-4, repetido por convenincia na Fig. F-1.

VDD
MF
vIN
ix
A1
MX2 VX
VDD
R
VX
VX
vo io Mout
VY
MX1
i= -VX/R
VDD
A2
Fig. F-1. Circuito completo do conversor v/i.
Na inverso forte a corrente de dreno em um MOSFET dada [8] por
i D = K (VP v S )2 (VP v D )2
onde vS, vD so as tenses de fonte e dreno referenciadas ao substrato e K
(F-1)
'
nW
C ox
.
2 L
No circuito da Fig. F-1 tem-se, considerando o ganho finito DC A para o amp-op A1

(O ganho DC de A2 considerado infinito):
2
i D _ MF = K F (V P vO )2 VP V X + O
A
io = K out (VP vO )2 (V P V X )2
i x = i D _ MX 2 = K X 2 (V P VY )2 V P V X + O
A
(F-2)
(F-3)
(F-4)
117
118
i D _ MX 1 = K X 1 (VP VY )2 (VP V X )2
(F-5)
v IN V X + vO A
= i D _ MX 2 + i D _ MF
R
(F-6)
VX
= i D _ MX 1
R
(F-7)
Considerando-se transistores iguais, KF = Kout = KX1 = KX2. Resolvendo-se (F-2) a (F-
7) e sabendo-se que em SM V X = V P 1 1
iO =
VP
A
2 , chega-se a:
2v IN
VP 1
1
v IN
R + 2 2 KV P + R 2 A R + 2 2 KV P 1
RKV P 2
(F-8)
Expandindo-se (F-8) em srie de Taylor series e mantendo-se os termos de ordem

mais baixa:
iO =
2
3
v IN
v IN
VX 1
1
1
1
1
v IN
2
2
KV
1
1
+
+
+
+
+
P
2
3
A R
2 AI max 2 2 RKV P R 2 4 AI max
R
2 2 RKV P R
onde I max =
(F-9)
'
nW 2 K 2
C ox
VP = VP .
4 L
2
Considerando-se um sinal senoidal na entrada, tem-se:
iO ( t )
VX 1
V 2
1
1
V
1
2
2
KV
cos(
t
)
=
+
+
+
cos( 2t ) +
P
R
A R
R 2 4 AI max 2 2 RKV P
V 3
1
1
+ 3
1 +
cos( 3t )
2
R 16 AI max 2 2 RKV P
(F-10)
onde V I max .
R
O clculo da THD do conversor i/v pode ser executado aplicando-se os mesmos

conceitos desenvolvidos aqui ao circuito da Fig. 4-5.
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[2] L. C. C. Marques, C. Galup-Montoro, S. Noceti Filho, and M. C. Schneider,
Switched-MOSFET sampled-data technique for low-voltage supply: a brief tutorial,
Proceedings of ProRISC2000 - 11th Workshop on Circuits, Systems and Signal
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[3] L. C. C. Marques, C. Galup-Montoro, S. Noceti Filho, and M. C. Schneider. A
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[4] L. C. C. Marques, C. Galup-Montoro, S. Noceti Filho, and M. C. Schneider.
Switched-MOSFET technique for programmable filters operating at low-voltage supply.
Proc. ISCAS, I-73 I-76, Sidney, Australia, May 2001.
[5] L. C. C. Marques, C. Galup-Montoro, S. Noceti Filho, F. A. Farag, W. A. Serdijn, and
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[6] W. A. Serdijn, J. Mulder, D. Rocha, and L. C. C. Marques, Advances in low-voltage
ultra-low-power analog circuit design, Proceedings of ICECS2001 - International IEEE
Conference on Electronics, Circuits, and Systems, pp.1533-1536, Malta, September 2001.
[7] L. C. C. Marques, W. A. Serdijn, C. Galup-Montoro, and M. C. Schneider, A
switched-MOSFET programmable low-voltage filter, Proceedings of SBCCI2002 15th
Symposium on Integrated Circuits and Systems Design, pp. 254-257, Porto Alegre, Brazil,
September, 2002.
123

Técnica de Mosfet Chaveado para Filtros Programáveis Operando À Baixa Tensão de Alimentação

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LUS CLBER CARNEIRO MARQUES

TCNICA DE MOSFET CHAVEADO PARA

UNIVERSIDADE FEDERAL DE SANTA CATARINA

TCNICA DE MOSFET CHAVEADO PARA

LUS CLBER CARNEIRO MARQUES

Florianpolis, Novembro de 2002

TCNICA DE MOSFET CHAVEADO PARA FILTROS

A minha companheira, Cristiane,

Ao meu orientador, Mrcio, pelo trabalho

TCNICA DE MOSFET CHAVEADO PARA FILTROS

Abstract of Thesis presented to UFSC as a partial fulfilment of the

SWITCHED-MOSFET TECHNIQUE FOR

Projeto de circuitos de baixa tenso e baixo consumo.................................................... 2

Gap de conduo das chaves ..................................................................................................... 5

2 Tcnica de MOSFET chaveado ___________________________________________ 15

Bloco bsico de construo da tcnica SM .................................................................... 16

Gerao da tenso de polarizao para circuitos SM................................................... 19

Outras estruturas SM...................................................................................................... 23

Integrador de primeira gerao................................................................................................ 23

3 Anlise da clula de meio atraso __________________________________________ 31

Efeitos da tenso de offset do amp-op e compensao de offset................................... 32

Correlated double-sampling em circuitos SM......................................................................... 33

Tempo de estabelecimento .............................................................................................. 41

Injeo de carga ............................................................................................................... 48

Rudo nos transistores e no amplificador operacional ............................................................. 43

Distoro harmnica ....................................................................................................... 53

Efeito da tenso de offset do amp-op ....................................................................................... 54

Implementao de uma clula de meio atraso SM........................................................ 56

Efeito do descasamento entre os componentes.........................................................................55

4 MOSFET chaveado: anlise em nvel de sistema ____________________________ 65

Offset em outras estruturas SM ...................................................................................... 65

Efeito da tenso de offset no integrador de primeira gerao ...................................................66

Conversores tenso/corrente e corrente/tenso............................................................. 67

5 Implementao de estruturas bsicas MOSFET chaveado_____________________ 71

Alterando a tenso de polarizao.................................................................................. 77

Implementao do filtro SM usando DIMOS ............................................................... 78

Medies nos amp-ops .............................................................................................................82

6 Concluses e trabalhos futuros___________________________________________ 91

Trabalhos futuros com MOSFET chaveado.................................................................. 93

Apndice A Anlise do circuito de auto-zero ________________________________ 95

Tcnicas de circuitos integrados analgicos. ________________________ 5

O circuito S/H bsico. __________________________________________ 7

Condutncia ON de uma chave CMOS, VDD=5V e 1,5V._______________ 7

Chave composta para a tcnica de bootstrap. ______________________ 9

Tcnica switched-opamp. _______________________________________ 10

A faixa de tenso de modo comum de entrada de um amp-op. _________ 11

Matriz de capacitores programvel (em binrio). ____________________ 12

Espelho de corrente bsico programvel. __________________________ 13

Modos de computao analgica. ________________________________ 16

Blocos bsicos de construo para tcnicas de dados amostrados. ______ 17

A clula de meio atraso da tcnica SM.____________________________ 18

Gerao de VX para excurso simtrica mxima de corrente. __________ 20

Corrente em um transistor MOS tendo VS = VX_non-lin. ________________ 21

O divisor de corrente inteiramente com MOSFETs, MOCD.___________ 22

Integrador SM de primeira gerao. ______________________________ 23

Integrador universal SM de primeira gerao.______________________ 24

Integrador SM de segunda gerao. ______________________________ 26

Integrador universal SM de segunda gerao. ______________________ 27

Biquadrtica SM universal. _____________________________________ 29

Espelho de corrente de baixa tenso. _____________________________ 32

A clula bsica de meio atraso da tcnica de MOSFET chaveado. ______ 33

Clula de meio atraso SM com CDS para compensao de offset. ______ 33

Clula de meio atraso SM com AZ para compensao de offset.________ 35