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Mientras se carga el working set no existen fallos de pgina F, si no hay paginas cargadas
que pertenecen al WS, lo mismo se producen fallos, recordar wque el WS es la parte de un
programa que esta mayormente en ejecucin.
El mismo working set es compartido por un conjunto de procesos, F
El bit P se encuentra tanto en el PTE como en el PDE V, el bit P (presencia) se encuentra
tanto en el PDE, como el PTE, indica si una pagina est presente en la memoria fsica.
El planificador de plazo medio tiene que ver con los procesos de swapping V (el
planificador de medio plazo se encarga de las transacciones entre memoria y disco
La tabla de pginas permite asociar la memoria virtul con la memoria fsica V
El bit A ubicado en el PDE y PTE es utilizado por el algoritmo LRU. V, el bit A (accedido)
indica que una pgina ha sido accedida, ya sea para lectura como para escritura, no se
distingue, para ello existe el bit D (dirty) que indica que la pagina adems de ser accedida
ha sido modificada.
Pagina y cuadro o slot de pgina hacen referencia a un mismo espacio. F, pgina es un
concepto logico
Pgina es un concepto lgico V
Cuadro de pgina o slot de pgina es un concepto fsico V
P 1
M 2
MMU
PAGINA
A
B
LRU
J
D
H
4
5
6
7
HIPERPAGINACION
MEMORIA
VIRTUAL
FALLO DE PAGINA
PTE
1 BIT A (ACCESSED)
0
11 BIT D (DIRTY)
TLB
SWAPPING
BIT P (PRESENT)
1
9
SEGMENTO
2
0
LOCALIDAD
ESPACIAL
FIFO
1
3
1
4
1
5
1
6
1
7
1
8
PDE
P
I
S
FRAGMENTACIN
1
2
D
E
F
G
H
Nota NRU:
Nota:
0
4097
----------------------------------20479 .........................
12288 .........................
4096 .........................
TABLA DE PAGINAS TAREA X
CUADRO DE PAGINA
0
PAGINA
4
0
3
1
3
4
2
P0/C0
0
4095
P1/C1
4096
8191
P2/C2
8192
12287
P3/C3
12288
16383
P4/C4
16384
20479
P5/C5
20480
24575
P6/C6
24576
28671
P7/C7
28672
32767
P8
Los cuadros de pgina se organizan de la misma manera que las pginas, no obstante las paginas no
se ubican necesariamente en cuadros coincidentes.
A modo de gua se resuelven las dos primeras direcciones:
La direccin lgica (o virtual) 0, se encuentra en la pgina P0 (0 a 4096), si nos dirigimos a la Tabla
de pginas P0 se encuentra en el cuadro C3, y en la posicin inicial, luego la direccin virtual 0
corresponde con la direccin fsica 4097
La direccin lgica 4097, se encuentra en la pgina P1 (es la segunda direccin dentro del bloque
que comienza en 4096) , si nos dirigimos a la tabla de pginas la misma se inserta en el cuadro C2,
luego 4097 coincide con 8193.
fallo y reemplazo
SEC. SOLICIT.
1 1 2 2 3 3 1 0 3 2 0 1 3
C0
1 1 1 1 1 1 1 1 1 2 2 2 3
C1
2 2 2 2 2 0 0 0 0 0 0
C2
3 3 3 3 3 3 3 1 1
*
:Reemplazo de pgina
*: Fallo de pagina y reemplazo
SEC. SOLICIT.
1 1 2 2 3 3 1 0 3 2 0 1 3
C0
1 1 1 1 1 1 1 0 0 0 0 0 0
C1
2 2 2 2 2 2 2 2 2 1 1
C2
3 3 3 3 3 3 3 3 3
Fallos/reempla
zos
Para el algoritmo FIFO la pagina que se extrae cuando hay que reemplazar es la que hace mas
tiempo que est en el sistema. Este no es un mecanismo ptimo.
10. Suponiendo una memoria fsica hipottica formada por 4 cuadros de 4kbyte,
fallo y reemplazo
SEC. SOLICIT.
T 0 1 0 0 1 1 0 1 0 0 1 0 1
- - - - - - - - - - - - - P 1 1 2 1 0 1 2 0 2 3 3 0 2
C0
1 1 1 1 1 1 1 1 1 3 3 3 3
C1
1 1 1 1 1 1 1 1 1 3 3 3
C2
2 2 2 2 2 2 2 2 2 2 2
C3
0 0 0 0 0 0 0 0 0
*
T: tarea
P: pagina
NOTAS ACLARATORIAS:
NRU: NOT RECENTELY USED No recientemente utilizado, algoritmo de reemplazo de
pginas en el contexto de administracin por demanda, tiende a conservar en memoria las pginas
ms recientemente utilizadas, cada vez que una pgina es referenciada, se activa el bit R
(referenced), indicando tal acceso, este bit es borrado peridicamente para mantener actualizado el
mecanismo de reemplazo; si adems la pagina se modifica por alguna operacin de escritura,
entonces se activa el bit M (Modified).
LRU: LESS RECENTELY USED Menos recientemente utilizada, este algoritmo elige para
remplazar en caso de requerir espacio, la pagina menos recientemente utilizada. Es muy utilizado.
No es ptimo.
PDE: Page Directory Entry Entrada de directorio de tabla de pginas, este componente
responde a una arquitectura jerrquica que permite acelerar la bsqueda de paginas mediante el uso
de tablas multinivel, el directorio de entrada de paginas apunta a otra direccin dentro del PTE. Una
parte de la direccin virtual apunta a una entrada del PDE.
PTE: Page Table Entry Entrada de Tablas de Pgina. Cada entrada del PDE apunta a una Tabla
e pginas, una entrada a la tabla de pginas apunta a una pgina en memoria fsica. Si la pgina
aludida no se encuentra en las tablas , es porque no est cargada en memoria fsica, por lo tanto se
produce un fallo de pgina invocando al S.O. a los efectos de que traiga la pgina desde la memoria
virtual.
TLB (Table Loockaside Buffer): Es una memoria cach ubicada en el interior del CPU, permite
agilizar la bsqueda de paginas ya que almacena las referencias a las paginas recientemente
utilizadas. Cada vez que se referencia una direccin de memoria, se busca en el TLB, si no se
encuentra en el TLB se busca en la tabla de paginas de usuario, y si no se encuentra entonces se
produce un fallo de pgina (llamada al S.O.) para traer la pgina aludida desde la memoria virtual
(H.D.) El TLB es una memoria conocida como CAM, es decir, una memoria asociativa o accesible
en funcin de su contenido.
Paginas: Las pginas son bloques de memoria en que se divide un programa, estos bloques son
fijos y sus tamaos pueden ser de 256, 512, 1024, 2048, 4096, 8191 bytes, no obstante el estndar
es de 4096 bytes (4k). El tamao de las pginas es coincidente con el de cuadro de pgina. Los
cuadros de pagina son los espacios de la memoria fsica donde se alojan las paginas.