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Facultad de Ingeniera Electrnica e Informtica

Escuela Profesional de
INGENIERA DE TELECOMUNICACIONES
Desarrollo de Examen Parcial (19-05-2015):

INTEGRANTES:

- NEYRA VALVERDE, JHARNI ELMER


- LIZARRAGA MARTINEZ, CRISTINA ESTEFANA
- LAURENTI ARAUJO, PIERO
- GRADOS OHA, VISMAR

CURSO:

LAB. DE CIRCUITOS DIGITALES II

PROFESOR:

ING. VIVAR RECARTE, AMADOR HUMBERTO

TEMA:

DESARROLLO DE EXAMEN PARCIAL (GRUPO 2)

CICLO:

III

TURNO:

MAANA

2015 - I

UNFV / FIEI Ingeniera de Telecomunicaciones 2015-i

Dedicatoria:
Dedicamos este trabajo a nuestro esfuerzo y
paciencia de querer aprender.

UNFV / FIEI Ingeniera de Telecomunicaciones 2015-i

OBJETIVOS
A)

Desarrollar un circuito que detecte el ingreso de 2 secuencias de


cdigos (1011 y 0101).

B)

Elaborar el diseo de flujos del circuito detector de cdigos.

C)

Construir la tabla de estados a partir del diseo de flujos anterior.

D)

Construir el diseo lgico a partir de las funciones de la tabla de


estados anterior.

E)

Simular el diseo lgico en Proteus e implementarlo en protoboard.

MATERIALES Y EQUIPOS

1 CI 555 (Clock)
3 resistencias de 2.2 K (1/2 watt)
3 resistencias de 1 K (1/2 watt)
9 resistencias de 220 ohm (1/2 watt)
8 leds verdes
1 botn simple (blanquito)
1 botn a presin (ese que se queda
pegado)
10 metros de cable negro
10 metros de cable rojo
2 CI 4027 (JK flip flop)
1 CI 40106 (Schmitt Trigger)
1 CI 4070 (XOR 2-input)

1 CI 4071 (OR 2-input)


2 CI 4073 (AND 3-input)
1 CI 4075 (OR 3-input)
2 CI 4081 (AND 2-input)
1 CI 4082 (AND 4-input)
1 condensador de 100 uF (microfaradios)
1 condensador de 220 uF (microfaradios)
1 condensador de 15 nF (nanofaradios)
2 prothoboard
1 multmetro
1 potencimetro de 100 K
1 fuente regulable 0 12 V (12 V para esta
circuitera CMOS)

UNFV / FIEI Ingeniera de Telecomunicaciones 2015-i

EJERCICIO DE EXAMEN PARCIAL

Disear, simular e implementar el siguiente circuito detector de secuencias de cdigo:


S0
X

S1

Sn debe activarse cuando en "X" haya pasado las secuencias 1011 ; 0101

DESARROLLO
i) DISEO DE FLUJOS:
Diseo de circuito para la deteccin de las secuencias 1011 ; 0101

1/00

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0/00

1/10

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0/10
1/01

0/01

Diseo cortesa de https://cacoo.com/lang/es/

UNFV / FIEI Ingeniera de Telecomunicaciones 2015-i

ii) TABLA DE ESTADOS:

Q3
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
1
1

EP
Q2 Q1
0
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Q0
0
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1
1
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0
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1
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0

X
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0
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1
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1
0
1
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1
0

ES
Q'3 Q'2 Q'1 Q'0
0
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1
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1
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1
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1

J3

K3

J2

K2

J1

K1

J0

K0

S0

S1

0
0
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0
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0
1
0
X
X

X
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X
X
X
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X
X
X
X
X
X
X
X
X
1
1

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0
0
0
1
0
X
X
X
X
X
X
X
X
0
1

X
X
X
X
X
X
X
X
1
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0
1
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0
1
1
X
X

0
0
0
1
X
X
X
X
0
0
1
0
X
X
X
X
0
0

X
X
X
X
0
1
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1
X
X
X
X
1
0
1
1
X
X

1
1
X
X
1
0
X
X
1
1
X
X
0
1
X
X
1
1

X
X
1
1
X
X
1
1
X
X
1
1
X
X
1
1
X
X

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0
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0
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0
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1
1
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0
0
0
0
0
0
0
1
1

0 1 2
1
0 1 + 0 1
0 + 0 1
0 2 + 0 2
2 + 0 + 2
1 + 2
1
0 1 2
3

KARNAUGHS:
J3

J2

UNFV / FIEI Ingeniera de Telecomunicaciones 2015-i

K2

J1

K1

J0

S0

S1

UNFV / FIEI Ingeniera de Telecomunicaciones 2015-i

iii) DISEO LGICO Y SIMULACIN EN PROTEUS:

Obtener este diagrama en Proteus 8:


Examen Parcial 19-05-2015 [Circuitos CMOS].rar 192 KB
https://mega.co.nz/#!H8sAAZqQ!DojRidgQxzhdXvlIv1xra6LB9rplfYrwL8zZymCbFwM

UNFV / FIEI Ingeniera de Telecomunicaciones 2015-i

iv) IMPLEMENTACIN DEL DISEO LGICO EN PROTOBOARD:

Comprobacin. El circuito detecta el cdigo 1011 en el estado 4

Comprobacin. El circuito detecta el cdigo 0101 en el estado 8

UNFV / FIEI Ingeniera de Telecomunicaciones 2015-i

CONCLUSIONES

A)

Concluimos que para desarrollar un circuito detector de 2


secuencias de cdigo incluiremos 1 estado ms al nmero de
estados previstos segn la cantidad de cifras de los cdigos. Es
decir, (S0 = 1011 + S1 = 0101 # estados = 8 + 1 selector = 9
estados totales)

B)

Concluimos que para la elaboracin del diseo de flujos


agregaremos al inicio un estado ms, que ser el que nos derive
segn la secuencia de cdigos ingresado.

C)

Concluimos que al construir la tabla de estados agregamos en


ella al selector "X", que ser la entrada de la secuencia de
cdigos.

D)

Para construir el diseo lgico del circuito detector,


desarrollamos por Mapas de Karnaugh los diferentes resultados
de cada entra de flipflops JK, reduciendo luego en funciones que
aplicaremos en el desarrollo de dicho diseo.

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