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Electrnica Digital
Facultad de Ingeniera
Bioingeniera
Universidad Nacional de Entre Ros
Circuitos secuenciales
Circuitos secuenciales
Salida = F(entrada actual, estado anterior)
Latchs y flip-flops
Flip-flop o biestable
Dispositivo secuencial que muestrea sus entradas y cambia sus
salidas solamente en ocasiones determinadas por una seal de reloj.
Los flancos de la seal de reloj son los instantes de cambio.
Latch
Dispositivo secuencial que monitorea sus entradas continuamente y
modifica sus salidas en cualquier momento, de manera independiente
de una seal de reloj.
Suele existir una seal habilitadora activa por nivel durante el cual
cambia su salida.
0
Q
Q
Latch
QN
QN
0
6
Funcionamiento
R=0
S=0
R reset
0
Q
El estado
se mantiene
QN
S set
R=1
S=0
R reset
1
Q
0
La salida Q pasa a 0
(el latch se resetea)
1 QN
S
R=0
S=1
0
Q
1
La salida Q pasa a 1
(El latch se setea)
0 QN
S set
R=1
S=1
1
Q
0
Estado ambiguo
0 QN
10
Smbolos
11
Diagrama de tiempos
12
Parmetros de temporizacin
Tecnologa
Estado metaestable:
No se cumple el
mnimo ancho de pulso
13
Tecnologa
15
A
B
Ejemplo de aplicacin:
Aplicaciones
17
Aplicaciones
Q
Pos. 1
Pos. 2
QN
SWU_L SWD_L
Llave en Pos. 1
Primer contacto en Pos. 2
Rebotes
18
Ejemplo de aplicacin:
Aplicaciones
Control de motor
19
Ejemplo de aplicacin:
Aplicaciones
Control de motor
20
E: Enable
21
Funcionamiento
Estado metaestable:
Se deshabilita el latch
con S y R activas
22
Latch D (cerrojo D)
Latches SR: aplicaciones de control como
indicador o bandera (flag)
Latch D: una sola entrada de control (D)
almacenamiento de bits
elimina la ambigedad
23
transparente
trabado
(latcheado)
transparente
trabado
(latcheado)
transparente
Parmetros de temporizacin
Tecnologa
Estado metaestable:
Cambia D durante tH y tS
thold tiempo de retencin: mnimo tiempo que D debe estar en nivel estable
despus de que ocurra la transicin en C.
25
Flip-flop D
Diagrama de tiempos
26
Tecnologa
Temporizacin
tp tiempos de propagacin
tsetup (setup time) tiempo de establecimiento: entre CLK y D
thold (hold time) tiempo de retencin: entre CLK y D
CLK
CLK
Control
Control
tS
tH
27
28
Flip-flop J-K
Dos seales de control: J y K
Sin estados ambiguos
Mayor versatilidad en el diseo; diseos ms simples
Preferencia actual por FF-D por PLDs
30
Diagrama de tiempos
31
J
K
CLK
CLK Q
0
1
X X
X X
0
0
1
1
0
1
0
1
Q*
CLK
Q*
0 0
0 0
0 1 X
1 0 X
QN
1 1
1 1
entradas
salida
D = Q*
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
32
entradas
salida
JK
D = Q*
0 0
0 0
0 1
0 1
Q* = D = ?
1 0
Q* = D = J . Q + K . Q
1 0
1 1
1 1
0
1
00
01
11
10
0
1
0
0
1
0
1
1
Ecuacin caracterstica
33
Flip-flop T (toggle)
Conmuta con cada flanco activo del CLK
Se puede implementar con FF JK y FF D
CLK J K
Q*
0 0
0 1
1 0
1 1
CLK D
Q*
34
Tecnologa
Solid State Technology Association, (ex-JEDEC Joint Electron Device Engineering Council)
37
Aplicaciones
Ejemplo de aplicacin:
Circuito de conteo binario (3 bits) y divisor de frecuencia
Q0 (LSB)
Q1
Q2
1
J Q0
CLK
K
CLK
J Q1
CLK
K
J Q2
CLK
K
CLK o Reloj
fQ0= fCLK/2
Q0
Q1
fQ1= fCLK/4
Q2
fQ2= fCLK/8
Binario
Decimal
000 001 010 011 100 101 110 111 000 001 010 011
3
38
Formas
comerciales
7474 (TTL)
74C74 (CMOS)
tS
20 ns
60 ns
tH
5 ns
0 ns
tPLH CLK a Q
40 ns
200 ns
tPHLCLK a Q
25 ns
200 ns
tW(L)CLK
37 ns
100 ns
tW(H) CLK
30 ns
100 ns
15 MHz
5 MHz
30 ns
60 ns
fmax
tW(L) (Set o Reset)
41
43
Registro de almacenamiento
Registro de almacenamiento
de 4 bits
Dato de
4 bits
44
Formas
comerciales
45
CLK
CLK
CLK
CLK
46
N FFs
N FFs
Cuntos TCLK deben pasar para tener un dato de N bits en las salidas?
48
Diagrama de tiempos
Reloj
Entrada serie
Q0
(LSB)
Salidas
paralelas
Q1
Q2
Salida serie
Q3
Datos paralelos
0001 / 0010 / 0101 / 1010
49
0
0
50
2. Desplazamiento serie
0
0
0
0
0
0
51
52
Aplicaciones
Ejemplo de aplicacin:
Mdulos de transmisin serial
PISO
SIPO
53
Aplicaciones
Ejemplo de aplicacin:
Multiplicacin y divisin por mltiplos de 2
Desplazamiento a la izquierda en un shift register
= 1710
1LSB
= 3410
= 6810
0LSB
= 9610
= 4810
= 2410
54
Formas
comerciales
55
74x194: registro de
desplazamiento
universal de 4 bits
Formas
comerciales
Formas
comerciales
57
Formas
comerciales
FIN
59