Modelo de examen tipo resuelto

1. Disear un sistema combinacional que tenga cinco entradas y dos salidas y que acte
de la siguiente forma: las cinco entradas (x4x3x2x1x0) representan una palabra de cinco
bits; la salida z0 se activa si la palabra que se presenta a la entrada representa un nmero
primo; la salida z1 se activa si la palabra a la entrada es menor que la mitad de la
mxima posible.
Como el sistema tiene como entrada una palabra de cinco bits, los nmeros
representados van del 0 al 31. Para el diseo de la primera funcin de salida vamos a
considerar, en primer lugar, los nmeros primos menores de 31: 1, 2, 3, 5, 7, 11, 13, 17,
19, 23, 29 y 31. Por otra parte, para la segunda funcin de salida, observamos que la
mitad de la mxima entrada posible es 15,5, por tanto, las entradas menores son los
valores de 0 a 15. Dicho lo anterior, la tabla de verdad del sistema ser:
x4x3x2x1x0
00000
00001
00010
00011
00100
00101
00110
00111
01000
01001
01010
01011
01100
01101
01110
01111
10000
10001
10010
10011
10100
10101
10110
10111
11000
11001
11010
11011
11100
11101
11110
11111

z0
0
1
1
1
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
1
0
0
0
1
0
0
0
0
0
1
0
1

rea de Arquitectura y Tecnologa de Computadores

z1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

Joaqun Ruiz Ro

Modelo de examen tipo resuelto

Una vez descritas las funciones de salida del sistema combinacional pasaremos a
minimizarlas. Como no se establece ningn requerimiento en el enunciado, escogemos
como tcnica de minimizacin los mapas de Karnaugh. Siendo funciones de cinco
variables debemos optar entre la tcnica de los mapas reflejados o los superpuestos. En
este caso elegimos los mapas superpuestos.
Para la funcin z0, tenemos el siguiente mapa superpuesto:
x4=1
x3x2
x1x0\
00

00

01

11

01
11

x4=0

01

11

10

00

10
1

10

A la vista de lo anterior, se ve que obtenemos las siguientes adyacencias:

x2x1x0
x3x2x1
x4x2x1
x4x2x1x0
x4x3x2x0
x4x3x1x0
x4x3x2x0

Con lo que la funcin z0 ser:

z0 = x2x1x0 + x3x2x1 + x4x2x1 + x4x2x1x0 + x4x3x2x0 + x4x3x1x0 + x4x3x2x0

rea de Arquitectura y Tecnologa de Computadores

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Modelo de examen tipo resuelto

Para la funcin z1, tenemos el siguiente mapa superpuesto:

x4=0

x4=1

x3x2
x1x0\

00

01

11

10

00

01

11

10

00

01

11

10

A la vista del mapa, se ve claramente que la funcin z1 ser:

z 1 = x4
Por todo lo anterior, el circuito correspondiente al circuito requerido es el siguiente:

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2. Disear una ALU que recibe como entrada dos palabras A y B de cuatro bits, dos
seales de control s0 y s1 y presenta como salida una palabra Z de cuatro bits y un bit
de acarreo, realizando las siguientes operaciones:

S0
0
1

S1=0 (Aritmtica)

S1=1 (Lgica)

A+B
BA

A+B
AB

Para el diseo de este circuito realizaremos por una parte el bloque lgico, y por otra el
bloque aritmtico. Empezaremos, pues con el diseo del bloque lgico que nos resulta
ms sencillo.
Para el diseo del bloque lgico tenemos en cuenta que las operaciones lgicas se
realizan bit a bit sin que los clculos de uno afecten a otro, por tanto, estudiaremos en
primer lugar el circuito como si los operando fuesen nicamente de un bit, observando
Ai, Bi, Zi y S0, obtenindose un circuito para operar el bit i de las palabras caracterizado
por la siguiente tabla de verdad:
S0
0
0
0
0
1
1
1
1

Ai
0
0
1
1
0
0
1
1

Bi
0
1
0
1
0
1
0
1

Zi
0
1
1
1
0
0
0
1

Al ser, el circuito Zi un sistema combinacional de tres entradas y una salida, podemos

implementarlo con un multiplexor 8 a 1, no obstante, por motivos de economa,
emplearemos un multiplexor 4 a 1 teniendo en cuenta lo siguiente:
S0
0
0
0
0
1
1
1
1

Ai
0
0
1
1
0
0
1
1

Bi
0
1
0
1
0
1
0
1

Zi
0
1
1
1
0
0
0
1

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= Bi
=1
=0
= Bi
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El bloque Zi ser, pues, el siguiente:

Reuniendo cuatro bloques Zi para cada uno de los bits i=0, 1, 2 y 3 tendremos diseada
la unidad lgica:

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Para el diseo de la unidad aritmtica haremos uso de un sumador de 4 bits (74LS82),

as pues, debemos estudiar de qu manera entramos los operandos Ay B a las entradas
X e Y del sumador de forma que el diseo sea ms efectivo. En la siguiente tabla se ven
las distintas posibilidades:
Operacin
A+B
B- A

X
A
B
C(A)
B

Y
B
A
B
C(A)

Ci
0
0
1
1

Para la operacin B A se ha tenido en cuenta la propiedad de la aritmtica binaria por

la cual sabemos que X = C2(X) = C(X) + 1
A la vista de la tabla anterior, queda claro que podemos escoger como opciones
igualmente efectivas para las operaciones la primera y la tercera, o bien, la segunda y la
cuarta. Arbitrariamente elegimos las alternativas primera y tercera, y por tanto, el diseo
de la unidad queda resumido en la siguiente tabla:
Seal control s0
0
1

Operacin
A+B
BA

X
A
C(A)

Y
B
B

Ci
0
1

Habitualmente, la unidad aritmtica se disea partiendo de un sumador con una etapa

previa que selecciona los operandos que entrarn por X e Y. No obstante, observando la
tabla para nuestra unidad, tenemos que por X siempre entra A (normal o
complementada) y por Y siempre entra B, luego no es necesario la etapa selectora. Sin
embargo, si es necesaria una etapa negadora, ya que por X entra una A que puede
encontrarse normal o complementada dependiendo de la seal de control s0. Lo anterior
se puede resumir en las siguientes ecuaciones:
SelX = A
SelY = B
NegX = s0
C i = s0
Teniendo en cuenta todo lo anterior, el diseo de la unidad aritmtica consistir, pues,
en un sumador de 4 bits, en la que entraremos por Y el operando B, por X la salida del
negador (cuya entrada ser la palabra A y la seal s0) y por Ci la seal s0. Por otra parte,
para el diseo del negador aprovecharemos las peculiaridades de la puerta XOR.
La unidad aritmtica quedar pues como el siguiente circuito:

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Ya slo nos queda la unin de las unidades aritmtica y lgica en una sola. Para ello
llevaremos las entradas a cada una de las unidades y las salidas las llevaremos a un
selector (cudruple multiplexor 2 a 1) que presentar a la salida final el resultado de la
unidad aritmtica o lgica en funcin de la seal de control s1. El circuito de la ALU
completa es, pues:

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3. Disear un contador sncrono ascendente / descendente mdulo 4 con salida de

acarreo. El sentido de la cuenta estar en funcin de la entrada X, si X = 1 la cuenta ser
ascendente, si X = 0 la cuenta ser descendente. Emplear biestables tipo D.
En primer lugar, como para cualquier circuito secuencial, debemos dibujar el diagrama
de estados descriptivo del sistema:
1/0

1/1

0/1

0/0

1
0/0

0/0

1/0

1/0

Como hay cuatro estados posibles necesitamos dos biestables para codificar el estado
actual del sistema. Adems, dado que el sistema a disear es un contador, utilizaremos
la codificacin natural, es decir, 00 para 0, 01 para 1, 10 para 2 y 11 para 3.
Podemos resumir todo lo anterior en la siguiente tabla de transicin de estados:
Estado actual
Q1Q0
00
01
10
11

Estado siguiente Q1Q0

X=0
11
00
01
10

X=1
01
10
11
00

Salida Z
X=0
1
0
0
0

X=1
0
0
0
1

Dado que debemos disear el contador con biestables tipo D, resulta que Di = Qi siguiente.
Por tanto, la tabla de excitacin es prcticamente idntica a la de transicin.
Estado actual
Q1Q0
00
01
10
11

Excitacin D1D0
X=0
11
00
01
10

X=1
01
10
11
00

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Salida Z
X=0
1
0
0
0

X=1
0
0
0
1

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Con la tabla anterior tenemos una descripcin de la funciones D1, D0 y Z. Ahora

pasaremos a minimizar dichas funciones mediante la tcnica de los mapas de Karnaugh:
Funcin D1
x
q1 q0 \
00
01
11
10

1
1
1
1

Se observa que no existen adyacencias, no obstante, es fcil comprobar que podemos

simplificar la funcin mediante las funciones XOR y XNOR obteniendo la expresin:
D1 = q0 XNOR x
Funcin D0
x
q1 q0 \
00
01
11
10

Slo hay una adyacencia que incluye los cuatro unos, por lo que la funcin queda
simplificada de la siguiente forma:
D0 = q0
Funcin Z
x
q1 q0 \
00
01
11
10

1
1

No se observa ninguna adyacencia por lo que no es posible minimizar la funcin,

quedando expresada:
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10

Z = q1q0x + q1q0x
Ya slo nos queda plasmar lo anterior en el circuito correspondiente:

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