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11
Captulo 3 - 1
CPU
(Procesador)
Bus de control
UNIDAD DE
CONTROL
INSTRUCCIONES
Y
DATOS
Bus de datos
Perifricos
CAMINO DE
DATOS
MEMORIA DE
ENTRADAS
Y SALIDAS
Bus de
direcciones
Captulo 3 - 2
UNIDAD
DE
CONTROL
MEMORIA
DE
DATOS
MEMORIA
DE
INSTRUCCIONES
CAMINO
DE
DATOS
MEMORIA
DE
ENTRADAS
Y
SALIDAS
RECURSOS
AUXILIARES
Fenmenos
de
inversin:
Al
comunicarse
transistores
relativamente lejanos a frecuencias elevadas, puede ocurrir que
el transistor emisor enve un 1 y el transistor receptor reciba un
0.
Electromigracin: debido a la miniaturizacin de los transistores
pueden migrar los electrones de un material al otro del que estn
compuestos los mismos.
Captulo 3 - 5
3.4. GENERACIONES:
La familia x86 esta compuesta por seis generaciones. Dentro de cada
generacin hay diferentes modelos que varan en la relacin
precio/prestaciones y el consumo. Cada modelo esta orientado a cubrir el
Captulo 3 - 6
Captulo 3 - 7
UNIDAD DE EJECUCIN
REGISTROS DE
SEGMENTO
BANCO DE
REGISTROS
GENERALES
PUNTERO DE
INSTRUCCIONES
GENERALIZACIN
DE
DIRECCIONES
BUS
DEL
SISTEMA
OPERADORES
COLA DE
INSTRUCCIONES
ALU
SEALIZADORES
Gestin de memoria
Captulo 3 - 8
Captulo 3 - 9
Modo Real: Se comporta igual que un 8086 pero con mayor velocidad,
al ser conectado a la alimentacin arranca en este modo.
UNIDAD DE
DIRECCIONAMIENTO
AU
REGISTROS DE BASE
LGICA DE
PROTECCIN
UNIDAD DE
DECODIFICACIN DE
INSTRUCCIONES
UNIDAD DE EJECUCIN
UNIDAD DE INTERFAZ
CON LOS BUSES
IU
EU
BIU
REGISTROS
ALU
MULTIPLICACIN Y
DIVISIN
MICROINST.
DECODIFICADOR DE
INSTRUCCIONES
COLA
CDIGO
COLA
DRIVERS DE
DIRECCIONAMIENTO
BUFFER DE DATOS
DATOS
Captulo 3 - 10
CPU
MMV
UNIDAD DE
EJECUCIN
UNIDAD DE
SEGMENTACIN
UNIDAD DE
PAGINACIN
REGISTROS
GENERALES
DESCRIPTOR DE
SEGMENTOS
DESCRIPTOR DE
PAGINAS
SEGMENTO
PGINA
ALU
UE
US
UP
BUS DE
DIRECCIONES
COLA
PREBUSQUEDA
DECODIFICADOR
COLA
UD
UNIDAD DE
DECODIFICACIN
UPR
UNIDAD DE
PREBUSQUEDA DE
INSTRUCIN
LGICA
DE
CONTROL
DE
BUSES
BUS DE
DATOS
UL
UNIDAD DE INTERFAZ
CON LOS BUSES
BIU
Captulo 3 - 11
3.4.3.1. Versiones:
Adems de las diferentes frecuencias de funcionamiento, Intel saco
dos versiones especiales:
386 SX: Versin intermedia de precio y prestaciones entre el 286 y el
386 DX. El bus de datos tiene slo 16 bits.
386 SL: Para uso en ordenadores porttiles, incluye recursos para
minimizar el ahorro de energa.
/32
/32
/32
/2
REGISTROS
GENERALES
DESCRIPTORES
TLB
/32
/32
/20
CACHE
PROTECCIN
REGISTROS
/32
DIRECCIN
FSICA
ALU
UE
US
/32
UP
CONTROL DEL
BUS
BIU
DESPLAZAMIENTO
/32
MICROINSTRUCCIONES
BUS
/32
UNIDAD DE
COMA FLOTANTE
UNIDAD DE
CONTROL
DECODIFICADOR
REGISTROS
MICROPROGRAMA
2 ETAPAS
/32
PREBUSQUEDA
/24
COLA
CDIGO
UCF
UCP
UD
UFR
Captulo 3 - 12
Captulo 3 - 13
3.4.4.1. Versiones
Hay cinco versiones:
Captulo 3 - 15
/256
TLB
BUFFER DE PREBUSQUEDA
DECODIFICADOR DE INSTRUCCIONES
BUS DE
DATOS
/32
MEMORIA
Y
DISPOSITIVOS
DE
ENTRADA
Y
SALIDA
BUS DE
DIRECCIONES
/32
BUS DE
CONTROL
MONITOR
DE
PRESTACIONES
UNIDAD DE CONTROL
ROM (MICROINSTRUCCIONES)
GENERADOR DE
DIRECCIONES
GENERADOR DE
DIRECCIONES
BUS
A
RAFAGAS
UNIDAD DE
REDUNDANCIA
FUNCIONAL
REGISTROS
/32
UNIDAD DE INTERFAZ
CON LOS BUSES
ALU
u
ALU
v
CAUCE U
CAUCE v
TLB
UNIDAD
DE COMA
FLOTANTE
Captulo 3 - 16
FETCH
CAMINOS
MANEJO DE
REGISTROS
CONTROL
128 REG.
DE ENTEROS
CACHE
DE
INSTRUCCIONES
Y
PREDICCIN
DE
SALTOS
SUBSISTEMA
DE
MEMORIA
4 ENTEROS+
4 UND. MMX
+
6 RAPIDOS
Y
SIMPLES
CAMINOS
RECURSOS
PARALELOS
128 REG.
EN PUNTO
FLOTANTE
BYPASSES
DEPENDENCIAS
2 FMACS
(4 para SSE)
Y
32 ENTRADAS
ALAT
3 NIVELES
DE CACHE:
L1
L2
L3
STACK
ENGINE
Captulo 3 - 18
Captulo 3 - 19
8086
1978
29.000
1.5
m
5 - 8 - 12
MHz
+5v
20
w
80286
1982
34.000
1.5
m
6 - 12 MHz
+5v
25
w
80386
1885
275.000
1 m
16 - 32 MHz
+5v
2.5
w
80486
1989
11200.000
1 m
100 MHz
DX2
DX4
+5v
+3.3v
3w
Pentium
1993
31100.000
0.6
60 - 133
+5v
13
RENDIMIENT
O
POTENCIA
ALIMENTACI
N
FRECUENCIA
TECNOLOGA
AO
N
TRANSISTORE
S
GENERACIN
PROCESADO
R
CARACTERSTICAS
RELEVANTES
Gestin de memoria.
Interrupciones
0.33-0.75
vectorizadas.
MIPS-VAX
Segmentacin
a
2
etapas.
Modo Real: 8086.
Modo Protegido: Men
0.9-2.6
Virtual.
MIPS-VAX
Niveles privilegio.
Multitarea.
1 microprocesador de
32 bits.
5-11.4
Segmentacin
MIPS-VAX
Paginacin
Modo Protegido
Memoria Virtual 64 TB
Coprocesador
integrado.
20-41
Cache integrado.
MIPS-VAX
Bus a rfagas.
L1, asociativa de 4 vas y
escritura inmediata.
112 MIPS-VAX Bus de datos de 64 bits.
Captulo 3 - 20
64 SPEC int92
POTENCIA
RENDIMIENT
O
FRECUENCIA
+3.3v
+2.9v
ALIMENTACI
N
MHz
TECNOLOGA
AO
N
TRANSISTORE
S
GENERACIN
PROCESADO
R
Caches independientes,
2
vas
y
escritura
obligatoria.
Predic. de saltos BTB256.
Superescalar.
CARACTERSTICAS
RELEVANTES
220 SPEC
int92
Incluye
cache
L2
interna.
Supersegmentacin: 14
etapas.
BTB-512
L1-2 vas (inst) y 4 vas
(datos)
Ejecucin
fuera
de
orden.
Pentium
PRO
1995
51500.000
Pentium
MXX
1997
41500.000
Pentium II
1997
71500.000
0.35
m
0.35
m
0.25
m
200 MHz
+2.9v
233 MHz
+2.8v
CPU
+3.3v
EXT
>300 Mhz
+2.8v
CPU
+3.3v
EXT
20w
14w
37w
7112 SPEC
int95
1116 SPEC
int95
57 instrucciones MMX.
Bus de direcciones 32 bits.
Tcnicas SIMD.
Registros
MMX
MM0MM7 (64)
1000 MHz
+2v CPU
+3.3v
EXT
18w
410
SPEC int2000
Pentium III
1999
91500.000
0.13
m
Pentium IV
2000
421000.00
0
0.13
m
2.4 GHz
+1.7v
>50
w
Igual al P.III
25 M CPU
0.13
m
800 MHz
+1.7 v
>10
0w
En anlisis
hoy en da
Itanium
2001 300 M
Caches
70 nuevas instrucciones
MMX
17 modelos en 1999.
Bus del sistema 100-133
MHz.
Chipset 810/20/40
144 nuevas inst. SSE2.
Apli. Internet y
multimedia.
Chipset 850.
Bus del sistema 400
MHz
Supersegmentacin: 20
etapas.
Primer procesador de
64 bits.
Puede realizar hasta 6
inst.
Dispone de cache de 3
nivel.
Captulo 3 - 22