Av.

Antnio Carlos, 4157, So Francisco - Belo Horizonte - MG - CEP: 31270-010

Curso: Engenharia de Controle e Automao
5 Perodo Noturno
Eletrnica Digital
Professor: Wagner Machado

ALUNO

RA

Cesar Fabiano da Silva

5824166936

Eden Beiral Alves Pessoa

1299177421

Igor Marques Nunes

5215978898

Luiz Carlos Pires Lira

5824166005

Maurcio Magalhes Assuno

5661129848

Belo Horizonte, julho de 2014

Av. Antnio Carlos, 4157, So Francisco - Belo Horizonte - MG - CEP: 31270-010

Curso: Engenharia de Controle e Automao
5 Perodo Noturno
Eletrnica Digital
Professor: Wagner Machado

Atividades Praticas Supervisionadas

de eletrnica digital, cujo objetivo
compreender o funcionamento dos
sistemas lgicos e sua aplicabilidade
na eletrnica.

Sumrio
1.

Introduo ............................................................................................................................. 5

2.

Portas Lgicas ....................................................................................................................... 6

2.1

Porta AND (E)............................................................................................................... 6

Figura 1. Lgica AND........................................................................................................... 6

Figura 2. Simbologia Porta Lgica AND ................................................................................. 6
Tabela 1. Tabela Verdade Porta Lgica AND ......................................................................... 7
2.2

Porta OR (OU) .............................................................................................................. 7

Figura 3. Lgica OR .............................................................................................................. 7

Figura 4. Simbologia Porta OR............................................................................................... 7
Tabela 2. Tabela Verdade Porta Lgica OR ........................................................................... 8
2.3

Porta lgica NOT (NO) .............................................................................................. 8

Figura 5. Lgica NOT. ............................................................................................................. 8

Figura 6. Simbologia Porta Lgica NOT ................................................................................. 8
Tabela 3. Tabela Verdade Porta Lgica OR ........................................................................... 9
Figura 7. Simbologia Porta Lgica XOR ................................................................................. 9
Tabela 4. Tabela Verdade XOR .............................................................................................. 9
Figura 8. Lgica NAND ......................................................................................................... 10
Figura 9. Simbologia Porta Lgica NAND. ........................................................................... 10
Tabela 5. Tabela Verdade Porta Lgica NAND .................................................................... 11
2.6

Porta lgica NOR ........................................................................................................ 11

Figura 10. Simbologia Porta Lgica NOR ............................................................................. 11

Tabela 6. Tabela Verdade Porta Lgica NOR ....................................................................... 11
Figura 11. Simbologia Porta Lgica XNOR. .......................................................................... 12
Tabela 7. Tabela Verdade Porta Lgica XNOR ..................................................................... 12
3.

Flip-Flops ............................................................................................................................ 12
3.1
3.1.1

Flip Flop JK................................................................................................................. 12

Funcionamento: ................................................................................................... 12

Figura 12. Simbologia Flip-Flop JK. ...................................................................................... 13

Tabela 8. Tabela Verdade Flip-Flop JK. ................................................................................ 13
Figura 13. Lgica de Funcionamento Flip-Flop JK. .............................................................. 13
Figura 14. Circuito interno (lgica) Flip-Flop J-K ................................................................. 14
Figura 15. Simbologia ANSI. ................................................................................................ 14
3.2

Flip-Flop D .................................................................................................................. 14

3.2.1

Funcionamento: ................................................................................................... 14

Figura 16. Simbologia Flip-Flop D ........................................................................................ 15

Tabela 9. Tabela Verdade Flip-Flop D.................................................................................. 15
Figura 17. Lgica de Funcionamento Flip-Flop D ................................................................ 15
Figura 18. Circuito Interno (Lgica) Flip-Flop T. .................................................................. 16
Figura 19. Simbologia ANSI ................................................................................................. 16
3.3
3.3.1

Flip-Flop T .................................................................................................................. 16
Funcionamento: ................................................................................................... 16

Figura 20. Flip-Flop T ........................................................................................................... 17

Figura 21. Circuito interno (lgica) Flip-Flop T .................................................................... 17
4.1 Circuitos Geradores de Clock ........................................................................................... 17
Figura 22. Pulso monoestvel ............................................................................................. 18
Figura 23. Pulso Astvel ...................................................................................................... 18
Figura 24. Pulso Biestvel .................................................................................................... 19
Figura 25. Pinagem do CI 555. ............................................................................................. 19
Figura 26. Circuito Interno CI 555 ....................................................................................... 19
Figura 27. Configurao gerador de clock ........................................................................... 20
4.2 Formulao ........................................................................................................................ 20
4.3 Clculos Gerador de Clock 100 Hz ................................................................................... 21
5.

Concluso ............................................................................................................................ 22

6.

Referncias Bibliogrficas .................................................................................................. 22

1. Introduo

Nosso trabalho apresentar detalhadamente o contedo de portas lgicas, Flip-flops e

geradores de clock, atravs de pesquisas em livros e nas aulas ministradas pelo
professor Vagner, abrangendo suas funes simbologia e funcionamento.
Os Circuitos lgicos tm como objetivo a implantao de funes lgicas responsveis
por operaes da lgebra booleana. Essas operaes assumem a condio de verdadeiras
(posio 1) ou falsas (condio 0). Condies essas que sero representadas atravs da
tabela verdade.

2. Portas Lgicas
2.1 Porta AND (E)

Como o prprio nome diz, essa porta assume a condio de verdadeira quando todas as
variveis de entrada assumirem a condio 1. Ela realiza a operao de produto ou
multiplicao no circuito.
Exemplo:

Figura 1. Lgica AND

Fonte: Apostila fundamentos de Eletrnica II Senai

Logo dizemos que se a Chave 1 E Chave 2 se fecharem (condio 1),teremos a lmpada

acesa.
Sua simbologia representada da seguinte maneira:

Figura 2. Simbologia Porta Lgica AND.

Fonte: http: ca.wikipedia.org/ mai/2014.

Sua funo lgica pode ser representada como que a sada corresponde ao produto de
suas variveis de entrada.
S=A.B
Para representarmos a tabela verdade
seguinte forma:

dessa funo com 2 variveis teramos da

Tabela 1. Tabela Verdade Porta Lgica AND

2.2 Porta OR (OU)

Essa funo assume a condio de verdadeira quando pelo menos uma das variveis de
entrada assume valor 1. Na prtica pode representada pela ligao em paralelo de
variveis.
Exemplo:

Figura 3. Lgica OR
Fonte: Apostila fundamentos de Eletrnica II Senai

Logo dizemos que se a Chave A OU a Chave B se fecharem teremos a lmpada acesa.

Sua simbologia representada da seguinte maneira:

Figura 4. Simbologia Porta OR

Fonte: http://www.mspc.eng.br/dez/2007

Sua funo lgica pode ser representada como que a sada corresponde somatria de
suas variveis de entrada.
S=A+B

Para representarmos a tabela verdade dessa funo com 2 variveis teramos da seguinte
forma:
Tabela 2. Tabela Verdade Porta Lgica OR

2.3 Porta lgica NOT (NO)

Essa porta possui a funo de inversora. Se inserirmos a varivel de entrada 1 sua sada
assumir a condio 0 (falsa) e vice-versa.
No exemplo que iremos apresentar ter um resistor representado somente para limitar a
corrente co circuito quando da ocorrncia de fechamento da chave.
Exemplo:

Figura 5. Lgica NOT.

Fonte: Apostila fundamentos de Eletrnica II Senai

Sua simbologia representada da seguinte maneira:

Figura 6. Simbologia Porta Lgica NOT.

Fonte: http://www.cavalcanti.pro.br/set/2014

Sua funo lgica pode ser representada da seguinte forma:

Para representarmos a tabela verdade dessa funo com 1 varivel teramos da seguinte
forma:
Tabela 3. Tabela Verdade Porta Lgica OR

2.4 Porta lgica XOR

Essa porta s utilizada como comparadora onde seu sinal de sada s ser verdadeiro
em caso das variveis de entrada forem diferentes.
Sua simbologia possui a seguinte representao:

Figura 7. Simbologia Porta Lgica XOR.

Fonte: http://www.cavalcanti.pro.br/set/2014

A representao de sua funo a seguinte:

S=A+B
E quanto sua tabela verdade, ter as seguintes condies:
Tabela 4. Tabela Verdade XOR

2.5 Ponta lgica NAND

Alguns a conhecem como porta universal por sintetizar todas as funes
proporcionando menor custo na produo de circuitos integrados. Sua caracterstica
proporcionar o sinal inverso da porta AND.
Exemplo:

Figura 8. Lgica NAND.

Fonte: http://engmecatonico.blogspot.com.br/out/2010

No exemplo apresentado possui um resistor representado que tem a funo de limitar a

corrente co circuito no fechamento da chave.
Sua simbologia representada da seguinte maneira:

Figura 9. Simbologia Porta Lgica NAND.

Fonte adaptada: http://aranhadeprograma.blogspot.com.br/mar/2011

A sua funo representada da seguinte maneira:

J sua tabela verdade a seguinte:

Tabela 5. Tabela Verdade Porta Lgica NAND

2.6 Porta lgica NOR

Essa porta funciona como inversora do sinal de sada da porta OR possibilitando assim
a condio de verdadeira quando ambos os sinais de entrada forem 0.
Representamos sua simbologia da seguinte maneira:

Figura 10. Simbologia Porta Lgica NOR.

Fonte adaptada: http://www.mspc.eng.br/dez/2007

Sua funo possui a seguinte representao:

Sua tabela verdade montada da seguinte maneira:

Tabela 6. Tabela Verdade Porta Lgica NOR

2.7 Porta lgica XNOR

Nessa porta teremos um sinal verdadeiro na sada quando houver igualdade nas
variveis de entrada (para 2 variveis) ou quando tivermos um nmero de variveis de
entrada verdadeiras (1) par.
Sua simbologia representada assim:

Figura 11. Simbologia Porta Lgica XNOR.

Fonte adaptada: http://www.cavalcanti.pro.br/set/2014

Quanto sua funo, essa representada da seguinte forma:

Representamos a tabela verdade dessa porta lgica assim:

Tabela 7. Tabela Verdade Porta Lgica XNOR

3. Flip-Flops
3.1 Flip Flop JK
3.1.1

Funcionamento:

1 Inicialmente, todas as entradas esto em 0, e consideramos que a sada Q est em 1;

isto Q0=1.
2 Quando a transio positiva do primeiro pulso de clock ocorre no ponto a, temos a
seguinte condio de entrada: J=0 e K=1, portanto o flip-flop ser ressetado, ou seja,
Q=0.

3 O Segundo pulso de clock encontra J=K=1 quando faz a sua transio positiva no
ponto c. Isto faz com que o flip-flop comute para seu estado oposto, Q=1.
4 No ponto e, tanto J como K so iguais a 0, e portanto o flip-flop no muda de
estado durante esta transio.
5 No ponto g, J=1 e K=0. Esta condio faz com que o flip-flop v para o estado
Q=1. Entretanto, Q j igual a 1, e portanto o flip-flop permanece neste estado.
6 No ponto i, J=K=1, e portanto o flip-flop comuta para seu estado oposto. A
mesma coisa ocorre no ponto k.

Figura 12. Simbologia Flip-Flop JK.

Fonte:TOCCI, R. J.; WIDMER, N.S.; Sistemas Digitais: Princpios e Aplicaes.

Tabela 8. Tabela Verdade Flip-Flop JK.

Figura 13. Lgica de Funcionamento Flip-Flop JK.

Fonte Adaptada :TOCCI, R. J.; WIDMER, N.S.; Sistemas Digitais: Princpios e Aplicaes.

Figura 14. Circuito interno (lgica) Flip-Flop J-K.

Fonte: TOCCI, R. J.; WIDMER, N.S.; Sistemas Digitais: Princpios e Aplicaes.

Simbologia ANSI:

Figura 15. Simbologia ANSI.

Fonte: TOCCI, R. J.; WIDMER, N.S.; Sistemas Digitais: Princpios e Aplicaes.

3.2 Flip-Flop D
3.2.1

Funcionamento:

1 Inicialmente a sada Q esta em nvel alto. Quando a primeira transio positiva

ocorre no ponto a, a entrada D est em baixo, logo, Q ir para baixo. Mesmo que o
nvel na entrada D mude entre os pontos a e b, a sada no afetada, pois Q est
armazenando o nvel lgico baixo que estava presente na entrada D no ponto a.
2 Quando a transio positiva ocorre no ponto b, Q vai para alto, uma vez que D
est em alto neste momento. Q armazena este nvel alto at que a transio positiva que
ocorre no ponto c faz com que a sada Q v para baixo, uma vez que D est em baixo
neste momento.
3 De modo semelhante, a sada Q assume os nveis presentes na entrada D quando
ocorre a uma transio positiva nos ponto d, e, f e g.

4 A sada Q permanece em alto, no ponto e porque D ainda est em alto. A sada Q

pode mudar de estado somente quando ocorrer uma transio positiva. Os valores
presentes em D no intervalo entre transies positivas no tm influncia na sada.
5 Um flip-flop D disparado por transio negativa opera do mesmo modo descrito
acima, com exceo de que a sada Q receber qualquer valor que estiver em D quando
ocorrer uma transio negativa na entrada de clock.

Figura 16. Simbologia Flip-Flop D.

Fonte: TOCCI, R. J.; WIDMER, N.S.; Sistemas Digitais: Princpios e Aplicaes.

Tabela 9. Tabela Verdade Flip-Flop D

Figura 17. Lgica de Funcionamento Flip-Flop D.

Fonte Adaptada :TOCCI, R. J.; WIDMER, N.S.; Sistemas Digitais: Princpios e Aplicaes.

Figura 18. Circuito Interno (Lgica) Flip-Flop T.

Fonte: TOCCI, R. J.; WIDMER, N.S.; Sistemas Digitais: Princpios e Aplicaes.

Simbologia ANSI:

Figura 19. Simbologia ANSI.

Fonte: TOCCI, R. J.; WIDMER, N.S.; Sistemas Digitais: Princpios e Aplicaes.

3.3 Flip-Flop T
3.3.1

Funcionamento:

1 O flip-flop tipo T, com a entrada T igual a 1, complementar a sada barrada QA a

cada descida de clock, este ser utilizado como clula principal dos contadores
assncronos.
2 O flip-flop tipo T, no encontrado na srie de circuitos integrados comerciais, na
prtica montado partir de um flip-flop JK mestre-escravo.
3 Portanto, o flip-flop tipo T nada mais que, o flip-flop JK com as entradas curtocircuitadas.

Figura 20. Flip-Flop T

Fonte: CAPUANO, F. G.; IDOETA, I. V.; Elementos de Eletrnica Digital. So Paulo: rica, 1988.

Figura 21. Circuito interno (lgica) Flip-Flop T.

Fonte adaptada: TOCCI, R. J.; WIDMER, N.S.; Sistemas Digitais: Princpios e Aplicaes. Rio de Janeiro: LTC, 2003.

4. Geradores de Clock
4.1 Circuitos Geradores de Clock

Flip-flops possuem dois estados estveis e, portanto, podem ser chamados de

multivibradores biestveis. Monoestveis so chamados assim porque possuem apenas
um estado estvel. Um terceiro tipo chamado de multivibrador astvel. A sada deste
tipo de circuito lgico oscila entre dois estados instveis. Ele bastante til para gerar
sinais de clock em sistemas digitais sncronos.
Monoestvel

Num circuito monoestvel, a sada produz um pulso quando se aplica

um sinal na entrada no pino 2 Trigger, assim a sada s estvel num estado.

Figura 22. Pulso monoestvel.

Fonte:http://www.clubedaeletronica.com.br/Eletronica/PDF/Circuitos%20com%20555.pdf

Astvel

A sada no permanecer em nenhum dos dois estados possveis, logo

produz um trem de pulsos ou clock com dois nveis de sada distintos, com uma
determinada frequncia.

Figura 23. Pulso Astvel.

Fonte:http://www.clubedaeletronica.com.br/Eletronica/PDF/Circuitos%20com%20555.pdf

Biestvel

Num circuito Biestvel, a sada fica estvel num dos dois estados

possveis. A mudana de estado ocorre quando se aplica um sinal na entrada de

Trigger pino 2 ou Reset pino 4 .

Figura 24. Pulso Biestvel.

Fonte:http://www.clubedaeletronica.com.br/Eletronica/PDF/Circuitos%20com%20555.pdf

Utilizao de um circuito integrado 555 para gerao de clock:

Figura 25. Pinagem do CI 555.

Fonte: http://www.newtoncbraga.com.br/index.php/como-funciona/592-o-circuito-integrado-555-art011

Analisando o circuito interno do CI 555, podemos observar que o mesmo utiliza flipflop em sua concepo.

Figura 26. Circuito Interno CI 555.

Fonte:http://www.newtoncbraga.com.br/index.php/como-funciona/592-o-circuito-integrado-555-art011

Para aplicao em gerador de clock, utilizaremos a configurao Astvel, onde

podemos montar um circuito gerador de pulsos. Aplicando os resistores RA, RB e o
capacitor C podemos controlar o nvel alto on e o nvel baixo off do gerador de
pulsos, controlando ento a velocidade.

Figura 27. Configurao gerador de clock

Fonte:http://www.clubedaeletronica.com.br/Eletronica/PDF/Circuitos%20com%20555.pdf

4.2 Formulao

Freqncia (f)

= (

,
.

).

Periodo (T)

Tempo alto (TA)

= 0,693. (

Tempo baixo (TB)

= 0,693.

).

Ciclo de atividade (CA)

= (

= (

).

).

Para obtermos o tempo alto igual ao tempo baixo fazemos RB 100 vezes maior que RA,
podendo colocar um resistor varivel para controlar a velocidade.

4.3 Clculos Gerador de Clock 100 Hz

Para um gerador de clock de 100 Hz utilizando um Capacitor C=100F, temos:

=

= 0,01

T= 0,01

= 0,005

Tempo baixo (TB)

= 0,693.

. 100"10-9

0,005 = 0,693.

= 72150,07

Logo, RB = 100xRA:
=

&

' , &

= 721,5

Clculo Tempo Alto e Tempo Baixo

= 0,693. (

).

= 0,693. (721,5 + 72150,07). 100"10-9

= 0,693.

= 5,05"10-3 s

= 0,693.721,5.100"10-9

= 4,99"10-3 s

Tempo total
=
=

Ciclo de Atividade

= 5,05"10-3 + 4,99"10-3
= 100*+

= 0,01 )

( RA + 2. RB ).100
&
( &

' , &

,' .&

Taxa de Ciclo =

= 0,005

' , & ).
', '/
,

01

. 100%

Taxa de Ciclo = 50,5%

5. Concluso
Podemos observar aplicabilidade dos circuitos lgicos para desempenhar diversas
funes, podendo ser utilizado para um simples acionamento de uma lmpada, mas
tambm pode ser usado em sistemas de controles industriais automatizados. O grupo
pode entender como dimensionar um circuito gerador de clock para realizar as diversas
aplicaes que dependem de um circuito pulsante. Entender a base da eletrnica digital
proporcionou ao grupo um entendimento do funcionamento de circuitos mais
complexos, que utilizam a eletrnica digital como base. O grupo encontrou dificuldades
no desenvolvimento dos clculos para dimensionamento do Clock de 100Hz, devido a
falta de bibliografias, abordando sobre o assunto com detalhe de informao, mas
atravs da pesquisa em varias bibliografias, conseguimos chegar a um acordo sobre o
caminho a seguir, na realizao dos clculos.
6. Referncias Bibliogrficas
1 - TOCCI, R. J.; WIDMER, N.S.; Sistemas Digitais: Princpios e Aplicaes.
Rio de Janeiro: LTC, 2003;
2 - MALVINO, A. P.; LEACH, D. P.; Eletrnica Digital: Princpios e Aplicaes.
So Paulo: McGraw-Hill, 1988;
3 - CAPUANO, F. G.; IDOETA, I. V.; Elementos de Eletrnica Digital. So
Paulo: rica, 1988;
4 - <Fonte:http://www.clubedaeletronica.com.br/Eletronica>, Acessado em, 20 de
Julho/2014;
5 - <http://www.newtoncbraga.com.br>, Acessado em, 21 de Julho/2014.