TP 1

TP 2

Universit Cadi Ayyad

Ecole Suprieure de Technologie
Safi
Dpartement : Techniques Instrumentales & Contrle de Qualit

En cadr par :

M.BENHIDA

Ralis par :
EN-NAANI EL MEHDI
AARABI ZAKARIA

2015/2016

TP 2

Schema logique :

TP 2

Les tableaux de Karnaugh :

A= ac + abc + abd + bcd

F = acd + abc +abd + abc

00

01

11

01

00

01

11

01

00

00

01

01

11

11

10

10

E = abd + acd +bcd

B= ab +acd + abc

00

01

11

01

00

01

11

01

00

00

01

01

11

11

10

10

TP 2

C = abc + bcd +acd + abc

D= ac + acd + abc + abc

00

01

11

01

00

01

11

01

00

00

01

01

11

11

10

10

G = abc + bcd + abc + abc + abd

G

00

01

11

01

00

01

11

10

TP 1

I. Comparateur :
1. Comparateur (2bits):
Le comparateur est un circuit qui ralis lopration de comparaison. A et B
reprsentent les entres du comparateurs et S1, S2, S3 Les sorties. Si les
variables A et B sont codes sur deux bits (a1a0) et (b1b0):
Donner les tables de vrit et les tableaux de karnaugh donnant S 1,S2,S3
en fonction de (a1a0) et (b1b2).
Raliser le logigramme.

Le tableau de vrit

A1
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

A0
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

B1
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

B0
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

S1
1
0
0
0
0
1
0
0
0
0
1
0
0
0
0
1

S2
0
0
0
0
1
0
0
0
0
1
0
0
1
1
1
0

S3
0
1
1
1
0
0
1
1
0
0
0
1
0
0
0
0

TP 1

Les tableaux de karnaugh :

S1 (a=b)
00

01

11

01

00

01

11

10

00

01

11

01

00

01

11

10

b1 b0

a 1 a0

a1 a0

b1 b0

S2 (a>b)

S3 (a<b)
00

01

11

01

00

01

11

10

a1 a0

b1 b0

Les expressions de la sortie :

S1=
S1=
S2=
S2=
S3=
S3=

a1 a0 b1 b0 + a1 a0 b1 b0 + a1 a0 b1 b0 + a1 a0 b1 b0
a1 a0 b1 b0 + a1 a0 b1 b0 + a1 a0 b1 b0 + a1 a0 b1 b0
a1 a0 b1 b0 + a1 a0 b1 b0 + a1 a0 b1 b0 + a1 a0 b1 b0
a1 a0 b1 b0 + a1 a0 b1 b0 + a1 a0 b1 b0 + a1 a0 b1 b0
a1 a0 b1 b0 + a1 a0 b1 b0 + a1 a0 b1 b0 + a1 a0 b1 b0
a1 a0 b1 b0 + a1 a0 b1 b0 + a1 a0 b1 b0 + a1 a0 b1 b0

+ a1 a0 b1 b0 + a1 a0 b1 b0
+ a1 a0 b1 b0 + a1 a0 b1 b0
+ a1 a0 b1 b0 + a1 a0 b1 b0
+ a1 a0 b1 b0 + a1 a0 b1 b0

TP 1

Ralisation le schma logique

2. Comparateur SN74LS85N

TP 1

Le simulateur dispose dun comparateur 4 bits, la SN7485N de Texas instruments

vrifier son fonctionnement et expliquer le rle des diffrents signaux de
commande.

II.
Dcodeur
Le multiplexeur et le dmultiplexeur contiennent une partie dont le but est de dcoder
ladresse en entre, savoir dassocier un nombre binaire de n chiffres une sortie
parmi 2n, laquelle vaudra 1 tandis que toutes les autres vaudront 0.
1. Dcodeur 2 4 :

Soit le dcodeur 2 4 dont la table de vrit est donne ci-dessous. A

et B reprsentent les entres du dcodeur et Y0 , Y1, Y2 et Y3 les sorties.
A chaque combinaison des entres A et B, correspond une active Yi (la
sortie est active ltat zro).
Table de vrit :
A
B
0
0
0
1
1
0
1
1
Table de karnaugh :

Y0
0
1
1
1

Y1
1
0
1
1

Y2
1
1
0
1

Y3
1
1
1
0

TP 1

Y0
0

Y1

Y2
1

Les expressions de la sortie :

Y0 = A+B
Y1 = A+B
Y2 = A+B
Y3 = A+B
Ralisation le schma logique

Ou bien :

Y3

TP 1

2. Dcodeur SN74LS155 :
Le simulateur dispose dun dcodeur 4 bits, le SN74LS155. Vrifier son
fonctionnement et expliquer le rle des diffrents signaux de commande.

III.

Multiplexeur

Dfinition :

Un multiplexeur est un circuit combinatoire (voir chapitre 3) n entres

dadresse et 2n entres de donnes. Les n entres dadresse sont
interprtes comme un nombre binaire utilis pour slectionner une des
entres de donnes. Le multiplexeur a une seule sortie, ayant la mme
valeur que lentre slectionne.
1. Multiplexeur 41 :
Le multiplexeur est un circuit qui ralise laiguillage de lune des entres C i vers
une sortie unique S. le multiplexeur possde 2n entres Ci, n entres dadresse A,
B, . Et une entre de validation V. le numro de lentre slectionne est
directement donn par la combinaison des entres dadresse. Si V=0, la sortie S
est force zro.
A
0
0
1
1

B
0
1
0
1

V
1
1
1
1

S
E0
E1
E2
E3

L expression de la sortie :
S= (E0 AB + E1 AB + E2 AB + E3 AB)

TP 1

Ralisation le schma logique :

2. Multiplexeur SN74LS153N :
Le simulateur dispose du multiplexeur SN74LS153.

TP 1

IV.

Additionneur :
1. Additionneur 2 + 2 bits :
On dsire raliser laddition de deux nombres binaires A et B de deux bits
(a1a0) et (a1a0). Le rsultat tant cod sur 3 bits (c2c1c0).

La table de vrit :

00

01

11

01

00

000

001

011

010

01

001

010

100

011

11

011

100

110

101

10

010

011

101

100

a1 a0

b1 b0

011
c2 c1 c0

C0

00

01

11

01

00

01

11

10

00

01

11

01

00

01

11

10

a1 a0

b1 b0

C2
b1 b0

00

01

11

01

00

01
11

0
0

0
1

1
1

0
1

10

a1
a0

a1 a0

b1 b0

C1

TP 1

Schma logique :

TP 1

2. Additionneur SN74LS83 :

Le simulateur dispose dun additionneur 4 bits

TP 2

I.

Afficheur 7 segments :

Lafficheur 7 segments est un dispositif qui permet dafficher les 10 chiffres dcimaux
partir de leur valeur en binaire. On le trouve sur beaucoup dappareils affichage numrique
(calculatrice, multimtre numrique, etc...).
Comme son nom lindique, il est compos de 7 segments nots : a, b, c,
d, e, f et g. Chaque segment est ralis avec une diode
lectroluminescente ou plus souvent maintenant avec des cristaux
liquides.

Lcriture des 10 chiffres dcimaux en binaire ncessite un nombre binaire 4 bits, not : E3
E2 E1 E0 (9 scrit 1001). Chaque segment doit sallumer en fonction du nombre afficher (par
exemple, pour afficher le chiffre 8, tous les segments doivent tre allums). Un segment est
allum si sa variable logique associe est gale 1 et teint si sa variable associe est gale
0. Lallumage de chaque segment est donc dfini par une quation logique dpendant des
diffrents bits E3 E2 E1 E0 (E3 est le bit de poids le plus fort et E0 celui de poids le plus
faible) du chiffre afficher.
Dans Simulportes, les afficheurs sont reprsents comme ci-dessous :
La
La
La
La
La
La
La
La

broche 1 commande lallumage du segment "a" ;

broche 2 commande lallumage du segment "b" ;
broche 3 commande lallumage du segment "c" ;
broche 4 commande lallumage du segment "d" ;
broche 5 commande lallumage du segment "e" ;
broche 6 commande lallumage du segment "f" ;
broche 7 commande lallumage du segment "g" ;
broche 8 doit tre relie la masse du circuit.

Le dcodeur BCD :
7 segments permet de commander un afficheur 7 segments.
Il dispose de 7 sorties, notes a,b,c,d,e,f,g correspondant chacune un des 7 segments
de lafficheur galement nots a,b,c,d,e,f,g.
Le segment "a" est videmment reli la sortie "a" du dcodeur et sallume ou steint
suivant ltat lectrique de la sortie (allum si niveau haut, teint si niveau bas).
Les entres sont au minimum de quatre. On notera les quatres entres principales E3, E2,
E1, et E0. Elles reprsentent le nombre binaire E3 E2 E1 E0 (E3 tant le bit de poids le plus
fort et E0 celui de poids le plus faible) afficher.

TP 2

Ltat des sorties du dcodeur dpend du nombre binaire que lon a en entre. Ce
nombre binaire est affich en dcimal sur lafficheur 7 segments.
Avec un afficheur 7 segments, on ne peut afficher que les 10 premiers chiffres de 0
(0000 en binaire) 9 (1001 en binaire). Si le nombre en entre du dcodeur est suprieur
9, laffichage ne reprsente plus un nombre et dpend du type du dcodeur.
Dans Simulportes, vous pouvez ajouter vos circuits des dcodeurs BCD / 7 segments de
type TTL (74 LS 49) collecteur ouvert pour afficheur cathode commune, dont les
caractristiques sont les suivantes :

Table de vrit

. Identification des segments et

visualisation sur les afficheurs