Universidad Don Bosco

Facultad de Ingeniera
Escuela de Electrnica
Sistemas Digitales
Investigacin Complementaria V VHDL
Docente:
Autor:

Mara Celia Parada Daz

Josu Elas Granados Martnez

Grupo:
Ciclo:

04L
02 2015

Planteamiento
Para los siguientes enunciados elabore:
- El cdigo VHDL
- El Test Bench
- Diagrama de tiempos de la simulacin
- Mapas de Karnaugh
- Tablas de verdad cuando corresponda
Ejercicio 1
Construya un decodificador de binario a siete
segmentos en base a la siguiente tabla de
verdad
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

Ejercicio 3
Resuelva

D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

a1
1
0
1
1
0
1
1
1
1
1
1
0
0
0
1
1

b1
1
1
1
1
1
0
0
1
1
1
1
0
0
1
1
0

c1
1
1
0
1
1
1
1
1
1
1
1
1
0
1
0
0

d1
1
0
1
1
0
1
1
0
1
1
1
1
1
1
1
0

e1
1
0
1
0
0
0
1
0
1
0
1
1
1
1
1
1

f1
1
0
0
0
1
1
1
0
1
1
0
1
0
0
1
1

g1
0
0
1
1
1
1
1
0
1
1
1
1
1
1
1
1

Ejercicio 2
La familia Fernndez est formada por mam
(M), pap (P), la nena (N) y Junior (J), ellos tienen
problemas de decisin ya que casi nunca
consiguen ponerse de acuerdo en nada le piden
a usted desarrollar un circuito digital que les
ayude a decidir dnde ir en su salida de paseo
este fin de semana (solucin nica). Pero para
tomar la decisin le dan los siguientes criterios
a los cuales debera obedecer la lgica del
circuito.
Si el circuito proporciona un uno van al Lago de
Coatepeque y si es cero van al Pital en
Chalatenango.
Las decisiones se toman por mayora, es decir
la mitad ms uno.
Ellos quieren que al emitir su decisin un led les
indique a cul de los dos lugares irn.
En caso de empate la decisin de la mam ms
la del pap es la que se toma. En caso de que
ambos coincidan en la misma decisin se toma
la decisin opuesta a la de ambos

Ejercicio 1
Mapas K

a1

b1

c1

e1

f1

g1

Expresiones Booleanas
a1(A,B,C,D) = (~B*~D)+(A*~B*~C)+(~A*C)+(~A*B*D)+(B*C)
b1(A,B,C,D) = (~A*~C*~D)+(A*C*~D)+(A*~C*D)+(~A*C*D)+(~B*~D)+(~B*~C)
c1(A,B,C,D) = (~C*D)+(~A*B)+(A*~B)+(~A*~C)+(~A*D)
d1(A,B,C,D) = (~B*~D)+(C*~D)+(B*~C*D)+(~B*C)+(A*~C)
e1(A,B,C,D) = (~B*~D)+(C*~D)+(A*C)+(A*B)
f1(A,B,C,D) = (~A*B*~C)+(A*~B*D)+(A*C*D)+(~B*~C*~D)+(B*C*~D)
g1(A,B,C,D) = (B*~C)+(~B*C)+(A)+(B*~D)
Diagrama de tiempo

d1

Ejercicio 1
Cdigo VHDL

Test Bench

Ejercicio 2
Tabla de verdad
Tabla de verdad
Mapa K
M P N J F1
0 0 0 0
0
0 0 0 1
0
0 0 1 0
0
0 0 1 1
1
0 1 0 0
0
0 1 0 1
1
0 1 1 0
1
0 1 1 1
1
1 0 0 0
0
1 0 0 1
1
1 0 1 0
1
1 0 1 1
1
1 1 0 0
0
1 1 0 1
1
1 1 1 0
1
1 1 1 1
1
Expresin Booleana
F1(M,P,N,J) = (N*J)+(P*J)+(P*N)+(M*J)+(M*N)

Cdigo VHDL

Diagrama de tiempo

Test Bench

Ejercicio 3
Ejercicio 3a
Test Bench

Tabla de verdad
F
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

G
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

H
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

I
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

Mapa K

Cdigo VHDL

J
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

h1

1
0
0
1
0
1
1
1
1
0
1
1
0
1
1
1

F
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1

G
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

H
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

I
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

J
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

h1

0
1
1
1
1
0
1
1
0
1
1
0
0
1
1
0

Ejercicio 3
Ejercicio 3a

Diagrama de tiempo

Expresin Booleana
h1(F,G,H,I,J) = (~F+H+I+J)*(~F+G+~H+I+~J)*(F+~H+I+J)*(F+H+I+~J)*(F+G+H+~I+J)*(~F+~G+~I+~J)*(~F+~G+I+J)

Ejercicio 3
Ejercicio 3b

Tabla de verdad
A
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0
0

B
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

C
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

D
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

E
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

F
1
1
0
1
1
0
0
0
0
1
1
1
1
0
0
0

A
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1
1

B
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

Mapa K
C
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

D
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

E
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

F
0
1
1
1
0
0
0
1
0
0
0
1
0
0
0
0

Diagrama de tiempo

Ejercicio 3
Ejercicio 3b

Cdigo VHDL

Expresin Booleana
F(A,B,C,D,E) = (A*~B*D*E) + (~B*~C*E) +
(~A*C*~D*~E) + (A*~B*~C*D) + (~A*~C*E) +
(~C*D*E) + (~A*B*~C*D) + (~A*~B*~C*~D)

Test Bench

Ejercicio 3
Ejercicio 3c

Expresin Booleana
G(A,B,C,D) = (A+~C+~D)*(~B+~D)*(~A+C+~D)*(A+~B+~C) + (A+B+C+~D)*(~A+B+D)
Mapas K
Tabla de verdad
A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

Diagrama de tiempo

G
1
1
1
0
1
0
0
0
1
0
1
1
1
0
1
0

A
0
0
0
0
0
0
0
0
1
1
1
1
1
1
1
1

B
0
0
0
0
1
1
1
1
0
0
0
0
1
1
1
1

C
0
0
1
1
0
0
1
1
0
0
1
1
0
0
1
1

D
0
1
0
1
0
1
0
1
0
1
0
1
0
1
0
1

G
1
0
1
1
1
1
1
1
0
1
0
1
1
1
1
1

Ejercicio 3
Ejercicio 3c
Test Bench
Cdigo VHDL