III - Transistores Unipolares - Polarizacin y Bajo Nivel

CAPITULO III - Transistores Unipolares - Polarizacin y Bajo Nivel

III.1. - INTRODUCCION:
En el presente Captulo continuaremos estudiando amplificadores constituidos por una sola etapa en donde
ahora el elemento activo ser un Transistor Efecto de Campo (TEC o bien FET), y para tal fin aprovecharemos los
conceptos ya adquiridos con los transistores bipolares, motivo por el cual resulta oportuno establecer en este punto
de partida, las principales diferencias entre este componente activo y el transistor bipolar ya estudiado.
En primer trmino diremos que los transistores efecto de campo basan su funcionamiento en el
establecimiento y control de una corriente formada nicamente por portadores mayoritarios, a diferencia de los
transistores bipolares en donde la corriente que se controla es sostenida por electrones y huecos motivo por el cual a
los primeros se los denomina como Transistores Unipolares. A los bipolares se los suele reconocer simplemente
como transistores debido al hecho de que su caracterstica de amplificacin se basa en el efecto de Transresistencia
que tiene lugar entre la baja resistencia base-emisor y la alta resistencia base-colector a lo largo de una corriente
constante (IC = IE ).
En el caso de los Unipolares, la denominacin de Efecto de Campo proviene del hecho de que la accin de
gobierno o modulacin de potencia elctrica inherente a la amplificacin tiene lugar en base al establecimiento y
gobierno de un campo elctrico desarrollado entre cargas elctricas fijas en el interior del dispositivo. Otros nombres
usuales de los transistores unipolares se derivan de sus mtodos de fabricacin o bien de su caracterstica particular
de funcionamiento: de Unin o Juntura (JFET), de Compuerta Aislada (IGFET), Metal-Oxido-Semiconductor
(MOSFET), de Canal Permanente, de Canal Inducido, de Vaciamiento, de Refuerzo o de Vaciamiento/Refuerzo. A
su vez todos ellos pueden ser del tipo Canal N o de Canal P.
Para identificarlos circuitalmente suele utilizarse una simbologa apropiada, tal como a ttulo de ejemplo se
ilustra en la figura III.1 para los Transistores Efecto de Campo de Juntura,. en sus variantes Canal N y Canal P. En
Dicha figura las letras colocadas en los terminales corresponden a la identificacin de los regiones de semiconductor
en donde se encuentran conectados los mismos y que reciben los nombres de: D - Drenaje, Drenador o Sumidero; S Fuente; G - Compuerta o Puerta y B - Sustrato.
La resistencia de entrada que presentan los FETs, por ejemplo los JFETs, para una configuracin fuente
comn (anloga al emisor comn) como veremos, corresponde a una juntura polarizada en inversa a diferencia de la
resistencia base-emisor (rbe ) que corresponde a una juntura polarizada en directo. Por tal motivo los JFETs tienen
resistencia de entrada mucho mayor que la de un transistor bipolar para igual configuracin. En el caso de los
MOSFETs la resistencia de entrada equivalente corresponde a la aislacin de un pequeo capacitor de muy alta
calidad (prdidas despreciables) formado por el "sandwich" METAL-OXIDO-SEMICONDUCTOR.
A partir de esta caracterstica se deriva la principal gran deferencia entre los transistores unipolares y los
bipolares: " Los Transistores Efecto de Campo presentan una muy elevada resistencia de entrada", del orden varios
cientos de KOhm hasta el MOhm en el caso de los de Juntura y de varios MOhms en el caso de los de Compuerta
Aislada, en comparacin con los KOhms o a lo sumo decenas de KOhms que presentan los bipolares.
Como consecuencia de esta principal diferencia se deduce otra caracterstica distintiva de este nuevo tipo de
componentes activos en comparacin con el bipolar y es que, mientras a los transistores bipolares se los controla por
corriente (IB ), en los unipolares, precisamente dada su gran resistencia de entrada, no existe tal corriente de control
sino que a estos ltimos se los maneja por medio de una tensin (VGS ).

121

III - Transistores Unipolares - Polarizacin y Bajo Nivel

Visto desde la salida, este nuevo dispositivo posee una caracterstica similar a la de un transistor bipolar, es
decir que se lo puede considerar como una fuente de corriente de relativamente alta resistencia interna, tan alta como
la de los bipolares (105 106 Ohms), aunque con la ventaja de una mayor constancia debido a que en ellos no tiene
lugar el efecto Hall.
En cuanto a la influencia de la temperatura en la operacin, a diferencia de los bipolares, en cierto rango de
funcionamiento, los transistores unipolares presentan un coeficiente trmico negativo en su corriente de salida.
Desde el punto de vista tecnolgico si bien se ven afectados por una apreciable dispersin de fabricacin,
similar o superior tal vez, a la de los bipolares, en el caso de los FETs, se presenta la ventaja de que para su
integracin requieren un menor volumen en la pastilla, pudindose lograr una mayor densidad de integracin,
hacindolos especialmente recomendados en los circuitos integrados de gran escala de integracin (LSI).
La principal desventaja que presentan los transistores unipolares respecto a los bipolares es su relativamente
bajo producto ganancia por ancho de banda, es decir que a consecuencia de su baja transconductancia, a igual ancho
de banda que un amplificador bipolar, los unipolares presentan una menor ganancia.

III.2.- INTERPRETACIN PRINCIPIO DE FUNCIONAMIENTO DEL JFET:

El objetivo de este apartado es realizar una breve revisin de las caractersticas de funcionamiento de los
JFETs, tendiente a reconocer las principales condiciones que deben respetarse para lograr su funcionamiento como
amplificador con un comportamiento lo mas lineal posible, tal como se hiciera en su momento con el transistor
bipolar.

Una grosera pero a la vez simple interpretacin de su constitucin fsica y su mecanismo de funcionamiento
se presenta en la figura III.2. Se trata de una barra semiconductora realizada en este caso (canal N) en material
122

III - Transistores Unipolares - Polarizacin y Bajo Nivel

semiconductor del tipo N, levemente impurificado (es decir dopado con limitada cantidad de impurezas donoras). En
ambos extremos de dicha barra, por medio de una intensificacin del dopado y posterior soldadura se han agregado
los terminales metlicos correspondientes a las regiones de Fuente (S) y Drenaje (D).
En ambas caras laterales de la citada barra, por algn procedimiento de difusin o aleacin se realizan dos
zonas de reducido espesor, fuertemente impurificadas con impurezas aceptadoras, vale decir de semiconductor tipo
P con alta concentracin de huecos o lagunas. A la barra resultante de material N entre ambas zonas P, se la
denomina Canal N. De ambas zonas de material tipo P se toma el terminal de Compuerta (G).
Tal como se explicara en el inicio del primer Captulo, el solo hecho de poner en contacto dos materiales de
polaridad opuesta, produce a ambos lados de la juntura metalrgica, un reacomodamiento de cargas elctricas
mviles (electrones y huecos) que arroja como resultado una zona de transicin en donde tales portadores
desaparecen y quedan nicamente tomos ionizados con carga de polaridad positiva en el canal N y polaridad
negativa en las zonas de compuerta P. Debido a la distinta concentracin de impurezas en el material P y en el N,
dicha zona de transicin, tal como se ha marcado en la figura III.2., penetra mucho mas adentro de la regin N que
en la regin P+.
Si originalmente la barra N presentaba una dada resistencia entre la fuente (S) y el drenaje (D), ahora,
debido al hecho de realizar el canal entre ambas zonas de compuerta (G), dicha resistencia se ha incrementado como
consecuencia de haberse vaciado de portadores mayoritarios (electrones) las zonas de transicin.
Debido a tal reacomodamiento de cargas aparece el potencial de contacto o barrera de potencial Vu y se
crea la barrera de energa que impide que otros portadores mayoritarios pasen del lado N al P y viceversa. Tal como
se describa en el primer Captulo, dicha barrera puede ampliarse o disminuirse aplicando una tensin de
polarizacin externa entre los terminales de compuerta (G) y fuente (S) VGS tal que polarice inversa o directamente a
la juntura P-N. En la figura III.3. se realiza una representacin esquemtica de este fenmeno supuesto que se
pudieran identificar los diferentes anchos de la zona de transicin para cada valor de dicha tensin de polarizacin.
Es posible aceptar que incrementando la polarizacin inversa de la juntura Compuerta-Canal, para una dada
tensin de polarizacin inversa ambas zonas de transicin lleguen a rozarse tangencialmente a lo largo del canal, en
cuyo caso se interpreta que se ha "vaciado" totalmente el canal de portadores mayoritarios producindose el mayor
valor posible de resistencia del canal.. A dicha tensin de polarizacin inversa se la denomina TENSIN DE
BLOQUEO DEL CANAL (Vp ), debindose notar que para un JFET de Canal N, dicho valor resulta negativo.
Nuevamente en trminos esquemticos, la figura III.4. representa una conexin tpica de nuestro JFET de
canal N reconocida como configuracin Fuente Comn similar al emisor comn que se ha estudiado para los
bipolares. Puede observarse que ahora, adems de la polarizacin externa en el circuito de compuerta-fuente, se hace
interactuar tambin un circuito de polarizacin externo entre los terminales de Drenaje y Fuente, tal que en nuestro
caso hace positivo al D respecto de la S. En dicho circuito, la presencia del resistor RD tiene como objetivo adecuar
el valor de la diferencia de potencial VDS , mientras que RG se agrega al solo efecto de no cortocircuitar el circuito de
entrada del FET para las seales ya que mientras la juntura compuerta-canal permanezca polarizada en inversa no
habr corriente a travs de ella (IG = 0).

123

III - Transistores Unipolares - Polarizacin y Bajo Nivel

La distribucin de carga espacial en la zona de transicin es ahora ms compleja, ya que la tensin de

polarizacin inversa de la juntura compuerta-canal depende no solo de la tensin VGS sino que con ella ahora
interacta la tensin VDS resultando que tal polarizacin inversa es mayor a medida que recorriendo el canal desde S
hasta D nos alejemos del terminal de fuente. Esta caracterstica explica el formato que adopta la zona de transicin
tal como se ha marcado sobre la cara frontal de la barra semiconductora en dicha figura III.4.
A continuacin pasaremos a estudiar algunos casos particulares de polarizacin en donde tienen lugar
efectos notables y trascendentes que reflejaremos grficamente en las figuras III.5. y III.6. suponiendo que al operar
con el circuito de polarizacin antes descripto resultara posible visualizar sobre la cara frontal de la barra
semiconductora el formato que para cada caso adopta la zona de transicin dentro del canal del semiconductor N:
Figura III.5.a.): Se supone disponer una muy pequea polarizacin VDS >0 de modo de establecer una
Apenas apreciable corriente en el canal entre S y D (ID ), de valor del orden de los nA. Esto se hace
as para poder suponer que la pequea VDS necesaria no influye apreciablemente en la
estructura y distribucin de cargas asociadas a la polarizacin inversa compuerta-canal. En
estas condiciones incrementamos la polarizacin negativa de la compuerta respecto de fuente
(VGS ) hasta que las zonas de vaciamiento de cada lado llegan a ser tangentes entre si, cosa que
se comprueba ya que si a partir de all luego incrementamos VDS , la corriente Id
permanece invariable en aquel pequeo valor dispuesto al principio de la experiencia. Se
observa que el canal se ha vaciado totalmente, es decir que el canal se ha ESTRANGULADO y al
no existir portadores en l se impide el incremento en la corriente a travs del mismo.
Por definicin a la tensin VGS que produce dicha condicin se la denomina TENSIN DE
BLOQUEO DE CANAL (Vp ).
Alcanzada dicha situacin si incrementamos el potencial VDS la corriente ID no se incrementa ya
que en el canal no han quedado portadores capaces de establecer dicho incremento.

124

III - Transistores Unipolares - Polarizacin y Bajo Nivel

Figura III.5.b.): Se representa una situacin genrica en la que VDS > 0, ID > 0 y VGS < Vp destacndose que la
polarizacin inversa de la juntura compuerta-canal para cada punto del eje longitudinal del canal
(eje x) depende tanto de la tensin VGS como de la tensin entre ese punto considerado y la fuente,
como producto de la corriente del canal (ID) por la resistencia del canal entre dichos puntos y
que hemos llamado VCSx.
En la figura se ha tomado un punto cualquiera "x" marcndose las diferencias de potencial VCSx y
VGCx .
As, planteando la segunda ley de Kirchoff en dicho esquema circuital resulta:
VGS - VGCx - VCSx = 0
con lo que la polarizacin inversa compuerta-canal en dicho punto es:

VGCx = VGS - VCSx

Bajo estas condiciones puede observarse que modificando VDS , al variar la forma de penetracin
de las zonas vaciadas del canal se modifica la resistencia del mismo, por lo que suele
describirse a esta forma de trabajo como de RESISTENCIA CONTROLADA POR TENSIN.
En ambas figuras recin descriptas se han marcado las lneas de Campo Elctrico (E) que se establece entre
las cargas fijas de la zona de transicin (tomos ionizados positivamente en el canal N y tomos ionizados
negativamente en la compuerta P) y que da origen a la denominacin del dispositivo.
Figura III.6.: Se representa aqu una nueva condicin de trabajo, que corresponde a la situacin en que por accin
simultnea de VDS y VGS las zonas de transicin se disponen en forma tangencial pero ahora en un solo

125

III - Transistores Unipolares - Polarizacin y Bajo Nivel

punto del canal, dado el formato de las mismas (punto T). De acuerdo con el anlisis precedente:
VGCT = VGS - VCST
Pero cuando esto ocurre, la polarizacin inversa debe ser: VGCT = Vp y dada la proximidad del punto
T con la zona de intensificacin N+ del terminal de Drenaje que permite admitir: VCST = VDS , todo
ello nos permite inferir que alcanzado el estrangulamiento o bloqueo del canal en un punto se debe
cumplir que:
VDS = VGS - Vp

(III.1.)

A partir de esta situacin si se contina aumentando la tensin VDS la corriente ID no se incrementa

apreciablemente debido a que se ha alcanzado la saturacin o bloqueo del canal, es decir que no se dispone de
portadores suficientes para permitir efectivizar tal aumento. Aumentando VDS por encima del valor de la condicin
establecida por la ecuacin (III.1.) lo nico que ocurre es que se incrementa la movilidad de los portadores
mayoritarios en el canal pero no el nmero de ellos.
Es justamente en esta condicin de funcionamiento, es decir con:
VDS > [( VGS - Vp ) > 0 ]

(III.2.)

como se trabaja con el JFET como amplificador, ya que como veremos en esta forma puede proveer amplificacin
con una transferencia lo mas parecida a la transferencia lineal..
Las distintas condiciones de funcionamiento del JFET (para canal N) se pueden describir matemticamente
mediante un conjunto de ecuaciones que son solo vlidas en una regin de operacin y que, en trminos de valores
totales se describen seguidamente:
1) iG = 0 para todo vGS < + 0,5 Volt (polarizacin no directa de la juntura G-canal)

(III.3.)

2) iD = 0 si (vGS - Vp ) < 0 (o sea vGS < Vp - con Vp negativo para los JFETs de Canal N)

(III.4.)

3) iD = K .[ 2 (vGS - Vp ) . vDS - vDS2 ]

(III.5.)

para todo

VDS < [( VGS - Vp ) > 0 ]

que corresponde a la ZONA DE RESISTENCIA CONTROLADA POR TENSIN.

4) iD = K . (vGS - Vp )2 para todo

VDS > [( VGS - Vp ) > 0 ]

ZONA DE CANAL ESTRANGULADO

(III.6.)

ZONA DE TRABAJO COMO AMPLIFICADOR

LINEAL.
Notar que en esta zona ID es constante independientemente de cuanto vare vDS .
La situacin esquematizada en la figura III.5.b.) y descripta por la ecuacin (III.5.) expresa que en dicha
regin la funcin iD = f (vDS ) se encuentra compuesta por una parte lineal y otra del tipo parablica o cuadrtica
que se resta a la primera, es decir que grficamente dicha funcin puede interpretarse tal como se muestra en la
figura III.7.
La composicin de ambas partes adopta la forma tpica de las curvas de drenador o de salida del JFET en la
configuracin fuente comn tal como la proporcionan sus fabricantes para un entorno de variacin desde
vDS = 0 hasta vDS = (vGS - VP), es decir para la zona de resistencia controlada por tensin
Pero la misma figura III.7. muestra que a partir del valor vDS = (vGS - VP) al alcanzarse la condicin de
canal bloqueado en un punto, a medida que vDS crece la corriente se mantiene constante, en un valor descripto por la
ecuacin (III.6.) y grficamente representada por una recta horizontal, tratndose ahora de la zona de trabajo como
amplificador lineal. En esta ltima ecuacin, si adems se impone la condicin de un vGS = 0, la corriente de drenaje
para tensin compuerta-fuente nula resultar:
IDSS
126

III - Transistores Unipolares - Polarizacin y Bajo Nivel

IDSS = K . (-VP )2

y por lo tanto

luego, la ecuacin (III.6.) tambin puede describirse como:

para todo VDS > [( VGS - Vp ) > 0 ] se tiene

(III.8.)

IDSS
iD = ------- . (vGS - Vp )2
VP2

K = -------VP2

(III.7.)

vGS
o bien iD = IDSS . ( 1 - ------ )2
VP

que es la condicin como debe hacerse funcionar al transistor para que opere como amplificador lineal.
En la prctica la constitucin fsica del JFET no es tan simple como la analizada debido a la imposibilidad
de realizar la implantacin de las dos zonas P+ de compuerta en ambos lados del bloque semiconductor. Su
constitucin fsica vista en una seccin transversal suele ser la indicada en la figura III.8. En realidad para ganar
mayor superficie, dicha seccin transversal se prolonga en una mayor longitud tal como se indica en la misma figura
cuando se muestra al bloque semiconductor como estructura de tres dimensiones.
Se puede observar que las expresiones (III.5.) y (III.6.) dependen del valor que adopte la tensin vGS por lo
que haciendo variar dicho parmetro, en lugar de una sola curva como se obtuvo en la figura III.7. se obtendr una
familia de curvas tal como la que se representa en la figura III.9. En dicha figura se representa una familia tpica de
curvas de salida del JFET y se observa en la misma que en la zona de tensiones VDS tales que en conjunto con VGS
hacen alcanzar la tensin de ruptura por avalancha de la juntura compuerta - canal se produce una escapada de la
corriente de salida (ID ), efecto este siempre destructivo y que por lo tanto no debe ocurrir en una operacin normal
del JFET.
Por su parte en la figura III.10. se representa una caracterstica de transferencia del JFET para la condicin
de canal bloqueado en un punto, Dicha condicin de funcionamiento se halla indicada sobre las caractersticas de
salida por medio de la funcin tipo parablica dibujada en lnea de trazos. Tal lnea marca el lmite impuesto por la
condicin:
127

III - Transistores Unipolares - Polarizacin y Bajo Nivel

VDS > [( VGS - Vp ) > 0 ]
en consecuencia entre dicha lnea punteada y la zona de ruptura o avalancha de compuerta se desarrolla la ZONA
TIL de trabajo del JFET COMO AMPLIFICADOR LINEAL, zona esta a su vez limitada por el eje de ID = 0 (o
ZONA DE CORTE) y para este tipo de FET por la zona de corriente mxima establecida por la corriente IDSS .

Si bien todo lo precedentemente descripto se refiere a un JFET de canal N, el principio de funcionamiento y las
caractersticas tpicas para un canal P son totalmente anlogas . En este caso el sustrato base del semiconductor ser del tipo
N+ lo mismo que las regiones de compuerta, mientras que el canal se desarrollar en una regin semiconductora
impurificada levemente del tipo P. En consecuencia, con los sentidos de referencia adoptados, para un JFET de canal P la
tensin de bloqueo de canal resultar un valor positivo y la corriente ID ser una magnitud negativa y en lo relativo a la
simbologa, el canal P se identificar con el sentido inverso en la flechita dibujada sobre el terminal de compuerta.
III.3.- REVISIN DEL PRINCIPIO DE FUNCIONAMIENTO DE LOS MOSFETs:
Como ya se mencionara anteriormente, este tipo de FETs se puede dividir a su vez en dos grandes grupos,
aquellos denominados de Canal Permanente y los otros reconocidos como de Canal Inducido.
La constitucin fsica de este tipo de dispositivos es naturalmente muy diferente a los JFETs recin analizados.
Particularmente en los MOSFETs de Canal Permanente (uno del tipo N por ejemplo) el mismo se encuentra realizado sobre
una pastilla o sustrato del tipo P, en el que se realiza una difusin N de carcter superficial en una de las caras de dicha
pastilla, que genera un canal de tales caractersticas. En los extremos de la citada pastilla (y de la citada difusin) y por
medio de sendas difusiones mucho ms profundas y ms contaminadas se realizan regiones N+ sobre las que se llevan a
cabo las conexiones metlicas de los terminales de drenaje (D) y fuente (S).
Sobre el canal superficial ya mencionado se realiza la deposicin de una delgada capa de dioxido de silicio y
sobre esta ltima se dispone una nueva capa metlica realizada en aluminio, en donde se toma el terminal correspondiente a
la compuerta (G). En la cara opuesta del sustrato se ejecuta una nueva metalizacin sobre la que se conecta el terminal de
sustrato (B) (o bien G2 ). En la figura III.11. se representa dicha disposicin fsica y adems se indica la distribucin de la
zona de transicin resultante de la desaparicin de portadores mayoritarios en la juntura PN en equilibrio, zona en la cual
nicamente restan los tomos fijos cargados.
Si aplicamos una polaridad negativa a la compuerta G1 , cuya capa metlica se comporta como una placa de un
capacitor de placas paralelas, formado por el Si O2 como dielctrico entre la anterior y el semiconductor tipo N, se llevar a
cabo un reacomodamiento de cargas elctricas producindose una acumulacin de cargas positivas en el canal superficial N

128

III - Transistores Unipolares - Polarizacin y Bajo Nivel

a consecuencia de un vaciamiento de los portadores mayoritarios en el canal N o sea electrones, aumentando as la
resistencia del canal y disminuyendo uniformemente el ancho efectivo del mismo.
Si aumentamos la VG (negativamente para un canal N) llegar un cierto valor, que volvemos a llamar "tensin de
bloqueo de canal" (VP ), para la cual el canal desaparece totalmente y no puede establecerse una corriente entre S y D; el
transistor se encuentra en funcionamiento a canal bloqueado o al corte. Una polaridad positiva aplicada a la compuerta
producir un efecto contrario al relatado, es decir reforzar la cantidad de portadores mayoritarios del canal disminuyendo
la resistencia de dicho canal entre S y D.
Si se aplica una polaridad positiva al terminal de D por efecto de que dicha tensin interactua en la polarizacin
de la juntura canal-sustrato, se estar reforzando la zona de transicin en la regin cercana a la zona neutra de drenaje, es
decir dicha polarizacin ser ms intensa en la regin cercana al terminal de D, producindose una distribucin no
uniforme de cargas fijas, con mayor densidad de ellas en la zona cercana a D, tal como se aprecia en la figura III.12.

Es posible admitir entonces que mediante una combinacin de valores de las tensiones vGS y vDS puede lograrse el
estrechamiento del canal en un punto, tal como ocurra en el JFET. Logrado el bloqueo del canal en un punto y establecida
la corriente entre S y D, a partir de all si se continua aumentando vDS la corriente permanece constante ya que se repite el
efecto estudiado para los JFETs, es decir no puede aumentar debido a la falta de portadores en el canal, lo nico que logra
dicho aumento es incrementar la velocidad con que los portadores mayoritarios en el canal N (electrones) pasan del canal a
la regin N+ de drenaje.
El campo elctrico que ejerce la accin de gobierno de la corriente iD es resultante de la acumulacin de cargas
fijas generadas en este transistor por dos efectos simultneos: el de la zona de transicin de una juntura PN canal-sustrato
polarizada en forma inversa y el de un condensador cargado.
Dado que su principio de funcionamiento es tan similar al de los JFETs, las ecuaciones fsico matemticas que
describen el funcionamiento de estos dispositivos son totalmente coincidentes con las de los JFETs, con la sola excepcin
que ahora, la tensin de polarizacin de compuerta puede ser tanto negativa (Modo de Trabajo: de VACIAMIENTO) como
positiva (modalidad: DE REFUERZO) mientras que la corriente de compuerta resulta nula (en realidad del orden de los
nA) dado que la aislacin del capacitor MOS es excelente.
Debido a la reducida dimensin o espesor de la capa de Si O2 , dado el efecto de ruptura dielctrica, existe una
limitacin en el valor de la tensin vDS que rara vez puede superar los 20 o 25 v. Las curvas caractersticas de salida (en
configuracin fuente comn y las correspondientes de transferencia para canal estrangulado se presentan en las figuras
III.13. y III.14.
En cuanto a los MOSFETs de canal inducido (tipo N) simplemente diremos que se trata de una estructura similar
a la detallada para los de canal permanente, solo que en este caso no se efecta la difusin de material N en la superficie del
sustrato entre las regiones N+ de S y D. As, si graficamos la concentracin de portadores mayoritarios en funcin de la

129

III - Transistores Unipolares - Polarizacin y Bajo Nivel

profundidad en el sustrato (x) para una situacin de equilibrio trmico, se tendrn las funciones indicadas en la figura
III.15. con lnea de trazos.
Si mas tarde se aplica una pequea polaridad positiva (vGS > 0) a la compuerta, por efecto de la carga del
capacitor MOS se produce un aumento de la concentracin de portadores minoritarios en la zona superficial del sustrato,

as como una disminucin de la concentracin de los mayoritarios, tal como se indica en la misma figura III.15 pero ahora
con trazo continuo.
Incrementando luego la tensin de polarizacin positiva de compuerta, la concentracin superficial de portadores
que originalmente eran minoritarios pasan a superar a los valores de los originalmente mayoritarios logrndose la llamada
INVERSIN DEL TIPO DE SEMICONDUCTOR, tal como se indica en el grfico de la figura III.16., hecho este que se
produce desde la superficie de la pastilla, hasta una profundidad x1 .
Si un potencial positivo interactua en drenaje, el mismo tiende a vaciar de portadores la zona del canal inducido
cercana al drenaje, pudindose lograr el bloqueo del canal en forma similar a lo ya descripto, en un punto. En estos
dispositivos sin polarizacin positiva (canal N) sobre el terminal de compuerta, la corriente de drenaje o corriente en el
canal resulta nula ya que tal canal no existe o bien que la cantidad de portadores existentes es despreciable. Como su

130

III - Transistores Unipolares - Polarizacin y Bajo Nivel

denominacin lo indica, para que pueda establecerse dicha corriente se deben inducir portadores en el canal, vale decir que
se debe formar el canal.
Llamaremos VT a la tensin necesaria aplicada a la compuerta, tal que permita el establecimiento de la corriente
iD (tendra un significado similar a la tensin de umbral o de arranque de una juntura PN). As, las ecuaciones que
representan aproximadamente dichos mecanismos son:
1) iG = 0

(III.9.)

2) iD = 0

para todo

vGS < VT

3) iD = B . [ 2 (vGS - VT ) . vDS - vDS2 ]

(para Canal N VT es un valor positivo)

para todo

VDS < [( VGS - VT ) > 0 ]

(III.10.)
(III.11.)

que corresponde a la ZONA DE RESISTENCIA CONTROLADA POR TENSIN.

4) iD = B . (vGS - VT )2

para todo

VDS > [( VGS - VT ) > 0 ]

(III.12.)

ZONA DE CANAL ESTRANGULADO o ZONA DE TRABAJO COMO AMPLIFICADOR LINEAL.

Notar que en esta zona ID es constante independientemente de cuanto vare vDS .
Al igual que la constante K de las anteriores ecuaciones, B depende de la resistividad del semiconductor base, de
las concentraciones de impurezas de las difusiones y de las dimensiones en que se establece el canal. Mientras en los JFETs
y en los MOSFETs que son capaces de funcionar en modo de vaciamiento la constante K queda definida por los parmetros
IDSS y VP , dado que en los MOSFETs de canal inducido iD = 0 para vGS = 0 ya no tiene sentido la definicin de IDSS , la
constante B solo puede definirse prcticamente por medicin de algn punto caracterstico de trabajo.
Atento a tales condiciones de funcionamiento los MOSFETs de canal inducido presentan las curvas caractersticas
de salida y de transferencia que se representa en las figuras III.17. y III.18.
III.4.- LIMITACIONES EN LA TRANSCONDUCTANCIA DE LOS JFETs:
Segn qued expresado, la principal desventaja de los FETs frente a los transistores bipolares era que presentaban
una menor conductancia de transferencia gm. A fin de establecer una rpida comparacin de valores tpicos,
consideraremos por un lado a un transistor bipolar trabajando en un punto de reposo de 5 V - 10 mA., para el cual, como es
ya conocido gm = 40 . ICQ , o sea gm = 400 mA/V.

131

III - Transistores Unipolares - Polarizacin y Bajo Nivel

Por otro lado consideraremos el caso de un FET capaz de trabajar en vaciamiento, cuyas caractersticas son las de
un IDSS = 10 mA y VP = -3 V, tal que operando a canal estrangulado posee una VGSQ = 0 V y por lo tanto
IDQ = IDSS = 10 mA.
Partiendo de su definicin::

d iD
gm = --------d vGS

luego, efectuando la operacin derivada:

finalmente introduciendo la misma (III.8):

y recordando que segn (III.8):

IDSS
vGS
gm = (-2 . ---------) . ( 1 - ---------)
VP
VP
IDQ
IDSS
gm = (-2 . ---------) . ( ---------)1/2
IDSS
VP

por lo tanto, para el mismo punto de reposo del bipolar:

vGS
iD = IDSS . ( 1 - ------- )2
VP

(III.13.)

(III.13'.)

10-2
gm = (-2 . -------- ) = 6,66 mA/V
-3

pudindose constatar la gran diferencia entre la transconductancia de uno y otro transistor, an como en este caso, para la
misma corriente de reposo.
III.5.- CIRCUITOS DE POLARIZACIN:
Consideraremos un circuito elemental de polarizacin de un FET en modo de vaciamiento, idntico al presentado
en la figura III.4. en oportunidad en que se reviera su principio de funcionamiento. En este circuito se conoce que sus
componentes poseen los siguientes datos:
RG = 1 MOhm

RD = 3,3 KOhm

VP = -3 V

VGG = 2 V

IDSS = 12 mA

VDD = 12 V - mientras que del JFET se conocen:

IGSS = 10 nA

BVDSS = 20 V

Se observa en el circuito que las nicas fuentes de alimentacin existentes no son variables en el tiempo por lo
que las corrientes y tensiones que se desarrollarn en el mismo sern "estticas" y para su anlisis les asignamos los
sentidos de referencia indicados en el mismo diagrama circuital.

132

III - Transistores Unipolares - Polarizacin y Bajo Nivel

En primer lugar, la verificacin de la proximidad de la zona de trabajo con la ruptura del diodo compuerta - canal,
arroja como resultado la siguiente relacin:
12
VDD
---------- = ------ = 0,6
20
BVDSS
que se considera aceptable an si hubiera llegado hasta un 75 % de BVDSS , al igual como ocurra para los transistores
bipolares (carga resistiva pura).
En segundo trmino, para la malla de entrada o G - S, se puede plantear la siguiente ecuacin:
-VGG - IG . RG - VGS = 0
Dado que la nica corriente en G es como mximo, la especificada como IGSS , es decir de slo 10 nA, y atento a
que la cada que origina en RG resulta ser:
IG . RG = 10-8 . 106 = 0,01 V
y por lo tanto totalmente despreciable frente a la VGG = 1,5 V, la ecuacin de la malla de entrada se reduce a:
- VGG - VGS = 0

o sea:

VGS = - VGG

(III.14.)

y en nuestro caso

VGS = -2 V

Luego, incorporando las condiciones de funcionamiento que impone el propio JFET, la corriente de drenaje
suponiendo el canal estrangulado, se podr determinar mediante la ecuacin (III.8.), es decir:
2
vGS
IDQ = IDSS . ( 1 - ------- )2 = 12 . 10-3 . ( 1 - --------- )2 = 1,33 mA
3
VP
Luego de la malla de salida, a partir de la ecuacin de malla, se podr calcular la tensin de reposo:
VDSQ = VDD - IDQ . RD = 12 - 1,33 . 10-3 . 3,3 . 103 = 7,6 V
Toda vez que hemos utilizado la ecuacin (III.8.), que proporciona la corriente de salida nicamente para la
condicin de canal bloqueado, procedemos inmediatamente a verificar si tiene lugar dicha condicin de funcionamiento, es
decir:
VDS > [( VGS - Vp ) > 0 ] mientras que en nuestro caso:
VGS - Vp = -2 - (- 3) = 1 V
VDSQ = 7,6 V

y por lo tanto

y por ello

133

>

>

(VGS - Vp )

III - Transistores Unipolares - Polarizacin y Bajo Nivel

Puede constatarse el cumplimiento de la condicin de canal bloqueado, deducindose as la consistencia del
procedimiento de clculo utilizado.
Si se hubiera considerado un JFET de canal P se deberan haber cambiado las polaridades de las fuentes de
alimentacin, tal como se observa en la figura III.20. y los resultados de VDSQ e IDQ hubieran arrojado valores negativos,
aunque numricamente idnticos si los componentes del circuito y las caractersticas del JFET fuesen las mismas.
El circuito propuesto, como se pudo verificar, polariza satisfactoriamente pero presenta el inconveniente de
utilizar dos fuentes de alimentacin, en este caso de diferente valor y de polaridad opuesta lo que lo hace poco prctico.
La posibilidad de utilizar solo una fuente de alimentacin que sea compartida por las mallas de entrada y salida,
inicialmente se presenta en el circuito de la figura III.21.:
Para este circuito en la malla de entrada se tendr VRG = 0 ; ya que se podr considerar IGSS = 0, cosa que
verificaremos mas tarde. Entonces la ecuacin de esta malla resultar ahora:

VGSQ + IDQ . R = 0

o sea

VGSQ = - IDQ . R

(III.15.)

ecuacin esta ltima que es comnmente llamada de AUTO POLARIZACIN ya que es la misma corriente de reposo IDQ
la que polariza la compuerta G respecto del terminal de fuente S.
Por ejemplo, si en el circuito se tiene VDD = 15 V y RD = 1 KOhm y se dispone de un MOSFET de canal
permanente N, con las siguientes caractersticas:
IDSS = 10 mA ; VP = -4 V
calcularemos los restantes componentes del circuito de modo que se opere con una corriente de reposo IDQ = 5 mA, es
decir en modo de vaciamiento. Para tal fin y con el objeto de introducir la caracterstica del MOSFET consideramos aplicar
la ecuacin (III.8.) despejando de ella la tensin VGS
IDQ
VGSQ = VP . [ 1 - ( -------- )1/2 ]
(III.16.)
IDSS
reemplazando los valores numricos se tendr:
5
VGSQ = -4 . [ 1 - ( ------- )1/2 ] = -1,2 V
10
Luego, a partir de la ecuacin (III.15.), la resistencia de autopolarizacin resulta:

134

III - Transistores Unipolares - Polarizacin y Bajo Nivel

VGSQ
-1,2
R = ----------- = ------------------ = 0,24 . 103 Ohm
-5 . 10-3
-IDQ
Seleccionamos el valor comercial ms cercano, es decir: R = 220 Ohm. Y como en todo proyecto es preciso
realizar ahora la correspondiente verificacin, cosa que hacemos operando con el par de ecuaciones (III.15.) y (III.16) y
llevando a cabo un cuadro de valores tal como se muestra en la figura III.22.
Del anlisis de la ltima columna de dicho cuadro de valores se concluye que la solucin resulta:
luego de la malla de salida:
y dado que:

IDQ = 5,14 mA

VGSQ = -1,13 V

VDSQ = VDD - IDQ . (RD + R ) = 15 - 5,14 . 10-3 . (1 + 0,22) . 103 = 8,73 V

VGSQ - VP = -1,13 - (-4) = 2,87 V

mayor que cero y bastante inferior a la VDSQ verificada, la operacin por tanto se realiza a canal estrangulado y el
procedimiento empleado es el apropiado.
Si bien la solucin propuesta es vlida para polarizar en modo de vaciamiento, para el modo de refuerzo la
autopolarizacin tal cual fue presentada no resultara eficaz, ya que no podra proporcionar un VGS > 0. Con lo visto hasta
el presente esta modalidad de trabajo solo podra conseguirse con el circuito de las dos fuentes de alimentacin invirtiendo
la polaridad de la pila (VGG ).
Antes de buscar otra solucin que utilice una nica fuente para la polarizacin en modo de refuerzo, trataremos la
forma de incorporar al anlisis a la Dispersin de Fabricacin, que como ya se ha dicho, en estos componentes es tan
importante como la c considerada para los bipolares.
Se adelant ya que en los FETs de vaciamiento por ejemplo, la dispersin se manifiesta en que para una misma
serie de fabricacin de un mismo tipo de FET estos se presentan con diferentes valores de tensin de bloqueo de canal y
con distintos valores de corriente IDSS . Es decir que tales parmetros se ubican dentro de una gama de variacin
comprendida entre:
VPmax
e
IDSSmin
IDSSmax
VPmin
Lo precedente indica que en la prctica no existe "una curva" de transferencia (a canal estrangulado) vlida para
un nmero "n" de transistores unipolares sino que se tendr una "franja de transferencia", tal como la representada en la
figura III.23.
En los MOSFETs de canal inducido la dispersin de fabricacin puede detectarse a travs del rango de variacin
de la tensin de umbral VT , lo que se traduce igualmente en que a los mismos se les puede adjudicar una franja de
transferencia, similar a la representada en la figura pero trasladada sobre el eje de vGS , sobre la porcin de valores
positivos. El siguiente anlisis es entonces igualmente vlido para cualquier tipo de FET.
En la misma figura III.23. tambin se ha representado la ecuacin de la malla de entrada para el circuito que
polariza en base a la utilizacin de dos fuentes de alimentacin (figura III.19.) y que arroja como resultado una recta
vertical trazada por el valor vGS = VGG . De acuerdo con los conceptos adquiridos para el caso de los transistores bipolares,
la polarizacin del FET surge como solucin simultnea de la caracterstica de transferencia del mismo y de la ecuacin de
la malla de entrada o G-S. En el caso que estudiamos resultar de la interseccin de la recta antes hallada con la franja de
transferencia debido a la dispersin.

135

III - Transistores Unipolares - Polarizacin y Bajo Nivel

calcularemos los restantes componentes del circuito de modo que se opere con una corriente de reposo IDQ = 5 mA, es
decir en modo de vaciamiento. Para tal fin y con el objeto de introducir la caracterstica del MOSFET consideramos aplicar
la ecuacin (III.8.) despejando de ella la tensin VGS
IDQ
VGSQ = VP . [ 1 - ( -------- )1/2 ]
(III.16.)
IDSS
reemplazando los valores numricos se tendr:
5
VGSQ = -4 . [ 1 - ( ------- )1/2 ] = -1,2 V
10
Luego, a partir de la ecuacin (III.15.), la resistencia de autopolarizacin resulta:
-1,2
VGSQ
R = ----------- = ------------------ = 0,24 . 103 Ohm
-5 . 10-3
-IDQ
Seleccionamos el valor comercial ms cercano, es decir: R = 220 Ohm. Y como en todo proyecto es preciso
realizar ahora la correspondiente verificacin, cos
Se verifica que el resultado podr ubicarse entre un valor IDQMAX y
otro IDQmin , es decir que habr una indeterminacin IDQ . Dicha indeterminacin es tan importante como la oportunamente
estudiada para el caso de los bipolares y podr producir similares efectos negativos, tal como los observados en aquella
oportunidad (distorsin de la seal).
Si mas tarde consideramos la misma caracterstica pero ahora correspondiente al circuito de autopolarizacin
representado en la figura III.24. , para el mismo la ecuacin de su malla de entrada result ser la expresin III.15. que
seguidamente se reproduce:
VGSQ = - IDQ . R
y que representada grficamente en la figura III.24. arroja como resultado una nueva recta, que pasa ahora por el orgen de
coordenadas (VGS = 0 ; ID = 0 ) y posee una pendiente negativa e inversamente proporcional a R, tal como la identificada
Recta de Polarizacin (1) en dicha figura.
Para una situacin genrica, tal como la considerada, se observa que el solo hecho de disponer una inclinacin de
la Recta de Polarizacin (en este caso recta de autopolarizacin) produce que el circuito presente una menor
indeterminacin en el valor de IDQ (IDQ1 ) frente a la misma dispersin de fabricacin del FET en comparacin a la que se
daba en la figura III.23.

136

III - Transistores Unipolares - Polarizacin y Bajo Nivel

Quiere decir que otra recta de polarizacin del tipo de la que en la misma figura III.24. hemos llamada Recta de
Polarizacin (2), es decir mas acostada respecto a la (1) (que implica una mayor resistencia de autopolarizacin R),
presenta una ventaja an superior, ya que como all se observa, el correspondiente IDQ3 es todava menor. El
inconveniente de esta ltima recta (2) es que nos obligara a trabajar con una reducida corriente IDQ que puede resultar
inconveniente para el caso que nos ocupa.
Si bien las dispersiones relativas en ambos casos analizados no presentan significativa diferencia, lo interesante es
que el principio de disminucin del IDQ puede ser aprovechado y extendido, introduciendo una modificacin en la malla
de polarizacin de entrada, de modo de que simultneamente esta disminucin del IDQ no signifique una reduccin en el
valor absoluto de IDQ . Frente al mismo transistor disperso ya estudiado y tal como se observa en la figura III.25 dicha
solucin se presenta al considerar el caso de una Recta de Polarizacin sealada con (3) con la que, puede constatarse, con
el mismo nivel de IDQ se consigue el menor IDQ3
Matemticamente ya que la ecuacin correspondiente a dicha nueva Recta de Polarizacin (3) responde a la
forma:.
VGS = VGG - ID . R

(III.17.)

la malla de entrada que la satisface vuelve a contener una adicional fuente de alimentacin VGG con una polaridad tal que
para el caso de los canales N haga positiva a la compuerta G respecto de su fuente S, tal como se indica en el circuito de la
figura III.26.
La solucin prctica como respuesta a la necesidad de utilizar solo una fuente de alimentacin, surge de
considerar a la rama compuesta por VGG y RG como el equivalente Thevenin de un circuito divisor resistivo de tensin
conectado entre la misma fuente VDD y el terminal de compuerta G, es decir de una topologa totalmente idntica a la ya
ampliamente estudiada para los circuitos con transistores bipolares, tal como se observa en el circuito de la figura III.27.

137

III - Transistores Unipolares - Polarizacin y Bajo Nivel

En dicho circuito, lo dicho precedentemente puede verificarse fcilmente, aplicando el Teorema de Thevenin
entre los terminales de compuerta G y tierra T, a lo largo de la malla integrada por la fuente VDD y los resistores R1 y R2 ,
ya que se obtendra:

R2
VGT = VGG . ------------R1 + R2

(III.18.)

R1 . R2
RGT = -------------R1 + R2

(III.19.)

con lo que la nueva ecuacin de la malla de entrada del circuito equivalente al de la figura III.27. o ecuacin de
autopolarizacin resulta equivalente a la propuesta (III.17), es decir:
VGS = VGT - ID . R

(III.17'.)

Por otra parte, esta misma ecuacin indica que el circuito se encuentra capacitado para polarizar tanto a un canal
N como a un canal P (adaptando la polaridad de la fuente de alimentacin VDD ) y para ambos casos ya sea en modo de
vaciamiento [VGT < ( ID . R ) y por lo tanto VGS < 0 ] o bien en modo de refuerzo [VGT > ( ID . R ) y por lo tanto
VGS > 0 ] con solo ajustar los valores de los componentes y as obtener la IDQ requerida.
Todava ms, con el mismo circuito puede imponerse un VGS superior a una tensin de arranque VT de un
eventual MOSFET de canal inducido por lo que el mismo circuito puede utilizarse para cualquier tipo de FET.
III.6.- VERIFICACIN DE UN CIRCUITO AMPLIFICADOR UNIPOLAR CON SEALES FUERTES:
A modo de ejemplo consideremos un circuito amplificador como el de la figura III.27. en donde sus componentes
responden a las siguientes caractersticas:
VDD = 20 V ;

R = 8,2 KOhm ;

R1 = R2 = 1 MOhm ;

RD = 2,7 KOhm

Tamb = 70 C

Transistor Unipolar (T.U.) tipo 2N3967 del que por medicin se conocen: VP = -2 V
e IDSS = 6 mA.
(Notar que se trata de un efecto de campo de canal N tal que por efectos de la dispersin en el manual se proporcionan los
valores: VPmin = -2 y , VPMAX = -5 V as como los valores extremos: IDSSmin =2,5 mA e IDSSMAX = 10 mA).
En primer lugar verificaremos si el valor de la tensin de la fuente de alimentacin es adecuado a la regin normal
de trabajo, lo suficientemente alejado de la ruptura de la juntura Compuerta-Canal. Para tal fin del Manual extraemos que
VDSmax = 30 V y ya que en las peores condiciones, cuando el transistor opere al corte, toda la tensin de dicha fuente (VDD )
caer entre D - S, se verifica que:

138

III - Transistores Unipolares - Polarizacin y Bajo Nivel

VDD
20
---------- = --------- = 0,66
30
VDSmax
resultando por consecuencia una condicin aceptable ya que para el tipo de carga resistiva pura incluye un adecuado factor
de seguridad.
Seguidamente pasamos a realizar la verificacin de la polarizacin y en tal sentido a partir del circuito original y
por aplicacin del Teorema de Thevenin pasamos a un circuito equivalente idntico al de la figura III.26. en donde los
parmetros equivalentes se obtienen por aplicacin de las ecuaciones (III.18. y (III.19.):

VGT = VGG

1
R2
. ------------- = 20 . ------------ = 10 V
1 + 1
R1 + R2

RGT

R1 . R2
1 . 106
= -------------- = -------------- = 500 KOhm
R1 + R2
1 + 1

En el nuevo circuito equivalente, la ecuacin de la malla de entrada esta descripta por la ecuacin (III.17'.), es
decir:
VGS = VGT - ID . R = 10 - ID . 8,2 . 103

(III.17")

mientras que la caracterstica de transferencia a canal estrangulado descripta por la ecuacin (III.16.) en nuestro caso es:
ID
ID
VGS = VP . [ 1 - ( -------- )1/2 ] = (-2) . [ 1 - (---------)1/2 ]
0,006
IDSS

(III.16')

con lo que adoptando el mtodo de resolucin por interpolaciones sucesivas y operando con las ecuaciones (III.17".) y
(III.16'.)se puede confeccionar el cuadro de valores que se presenta en la figura III.28.
De dicho cuadro surge que el juego de valores VGS e ID que simultneamente satisface a ambas ecuaciones y que
por lo tanto sern las componentes de reposo buscadas (VGSQ e IDQ ) resultan:
VGSQ = -1,05 V

IDQ = 1,35 mA

Para esta corriente de reposo, a partir de la ecuacin de la malla de salida se podr determinar la tensin drenajefuente (VDS ) de reposo:

139

III - Transistores Unipolares - Polarizacin y Bajo Nivel

VDSQ = VDD - IDQ . ( R + RD ) = 20 - 1,35 . 10-3 . ( 8,2 + 2,7 ) . 103 = 5,3 V
Con este valor de VDSQ = 5,3 V y con el objeto de comprobar si el procedimiento matemtico de clculo es
apropiado, procedemos a verificar si el FET se encuentra operando a canal estrangulado de modo de validar la ecuacin
(III.16.) empleada para su resolucin:
a) para que el FET se halle fuera de la zona de corte (VGS - VP ) > 0 y en nuestro caso la situacin es:
VGS - VP = -1,05 - (-2) = 0,95 V

es decir, dentro de la zona activa.

b) para que el FET se encuentre polarizado con el canal estrangulado VDS > (VGS - VP) , mientras que en nuestro
problema efectivamente se halla en dicha situacin, ya que:
VDSQ = 5,3 V

( VGSQ - VP ) = 0,95 V

concluyndose entonces que el procedimiento empleado es correcto y por lo tanto el punto de operacin esttico es:
IDQ = 1,35 mA

VDSQ = 5,3 V

VGSQ = -1,05 V

La potencia disipada por el FET ser mxima cuando la seal se anule (Clase A), en cuyo caso:
Pdm = VDSQ . IDQ = 5,3 . 1,35 . 10-3 = 7,15 mW
mientras que, a partir del manual se extrae que para una temperatura ambiente de 25 C (o debajo) el transistor permite
disipar hasta 300 mW y de acuerdo a la informacin grfica, sta disminuye a razn de 2,4 mW/C hasta anularse para 150
C de temperatura ambiente. De todo ello deducimos que:
Tjmax = 150 C

1
ja = ------- = 0,416 C/mW
2,4

con lo que para la temperatura ambiente suministrada como dato, el FET puede disipar hasta:
150 - 70
Tjmax - Tamb
Pdmax = -------------------- = ------------------ = 192 mW
0,416
ja
verificndose que como en toda etapa de bajo nivel se registran condiciones de trabajo en que Pdm < Pdmax .
Para condiciones dinmicas de funcionamiento determinaremos la excursin simtrica mxima que puede
obtenerse en la etapa. Consideramos que el FET se halla cargado con una Resistencia de Carga Dinmica que en este
circuito es solo RD por lo que hacia el corte, la excursin mxima posible resulta:
Vdsmax = IDQ . RD = 1,35 . 10-3 . 2,7 . 103 = 3,65 V
Para que dicha excursin mxima pueda ser simtrica, el punto de mxima excursin hacia la zona de resistencia controlada
por tensin (punto que llamamos M) y cuyas coordenadas son:
vDSM = VDSQ - Vdsmax =5,3 - 3,65 = 1,65 V

iDM = 2 IDQ = 2,70 mA

debe hallarse dentro de la zona activa y lineal del FET, por lo que procedemos a verificar la condicin de canal bloqueado
para dicho punto de mxima excursin:
2,70
iDM
vGSM = VP . [ 1 - ( -------- )1/2 ] = (-2) . [ 1 - (---------)1/2 ] = - 0,66 V
6
IDSS
vGSM - VP = -0,66 - (-2) = 1,34 V

140

III - Transistores Unipolares - Polarizacin y Bajo Nivel

y como vDSM > (vGSM - VP ) se determina que la excursin mxima se encuentra limitada por el corte, es de 3,65 V y se
trata de un punto de reposo que es casi un punto que permite la mxima excursin simtrica (diferencia entre 1,65 V y
1,34 V).
III.7.- EJEMPLO DE APLICACION CON UN MOSFET DE CANAL INDUCIDO:
Sea el circuito amplificador de la figura III.29. que emplea un MOS de tcnica Vertical (VMOS), de potencia, de
canal N inducido, identificado por su fabricante INTERSIL como VN66AF:

En dicho circuito los componentes conocidos son:

VDD = 45 V ; R1 = 560 KOhm ; R2 = 120 KOhm ;

RD = 220 Ohm ;

Rs = 5 KOhm ; RL = 200 Ohm

y se desea que el transistor opere bajo una corriente de reposo de 120 mA. La temperatura de trabajo es Tamb = 25 C.
III.7.1.- Clculo de la Resistencia de Autopolarizacin:
Es evidente que para imponer la corriente IDQ = 120 mA se debe terminar el proyecto del circuito hallando el
valor correspondiente a la resistencia de autopolarizacin R. Para tal fin, en primer lugar buscamos el ciruito equivalente de
C.C., luego de aplicado el Teorema de Thevenin entre los nodos de Compuerta (G) y Tierra (T) sobre el circuito divisor de
tensin conformado por V , R1 y R2 , tal como se presenta en la figura III.30., en donde:
R2
120
VGT = VDD . -------------- = 45 . --------------- = 7,94 V
560 + 120
R1 + R2

R1 . R2
560 . 120
RGT = --------------- = ---------------- = 99 KOhm
R1 + R2
560 + 120

En la malla de entrada de este ltimo circuito se tiene:

VGS = VGT - ID . R
que debe satisfacerse para la corriente pedida, es decir:

VGSQ = 7,94 - 120 . 10-3 . R

Por otra parte, de la fsica de los MOSFET de canal Inducido se vi que:

141

(III.18.)

III - Transistores Unipolares - Polarizacin y Bajo Nivel

ID = B . (VGS - VT )2

vale decir que

ID
VGS = VT + ( ------- )1/2
B

(III.19.)

Asimismo, del manual se obtienen los siguientes datos correspondiente a este MOSFET:
BVDSS (Ruptura D - S )mnima = 60 V
y para un punto de funcionamiento tipico con VDS = 25 V ; VGS = 10 V

se obtiene una

ID (on)min = 1 A

mientras que la tensin compuerta-fuente de umbral, denominada en el manual como VGSth (GATE - THERESHOLD
VOLTAGE) y que en nuestra nomenclatura hemos llamado VT , obtenida para una VDS = VGS (a canal estrangulado) e
ID = 1 mA (ID > 0) se especifica en sus valores mnimo VTmn = 0,8 V y tpico VTtip = 1,7 V. Con este conjunto
de datos es posible determinar la constante B incluida en las ecuaciones de la fsica del MOSFET de canal inducido, es
decir:
1
ID (on)
B = ----------------- = ---------------- = 14,5 mA/V
(10 - 1,7)2
(VGS - VT )2
ID
VGS = 1,7 + ( ---------- )1/2
0,0145

con lo que la ecuacin (III.19.) resulta:

y para nuestra corriente IDQ se tiene

Luego, a partir de la (III.18.) se tiene

7,94 - 4,58
R = -------------------- = 28 Ohm
0,12

0,120
VGSQ = 1,7 + ( ----------)1/2 = 4,58 V
0,0145
por lo que elegimos R = 27 Ohm

III.7.2.- Verificacin de la polarizacin:

De la malla de salida del circuito equivalente esttico de la figura III.30. se plantea:
VDSQ = VDD - IDQ . ( RD + R ) = 45 - 120 . 10-3 . ( 0,22 + 0,027 ) . 103 = 15,34 V
por lo que dada la forma operativa requerida es preciso ahora realizar algunas verificaciones, tales como:
a) Proteccin por operacin en zona de ruptura:
VDD
45
------------ = ------------ = 0,75
60
BVDSmin

que resulta un factor de seguridad aceptable.

b) Operacin a canal estrangulado:

Se determin precedentemente que para una IDQ = 120 mA se debe polarizar de modo que VGSQ = 4,58 V y
dado que VT = 1,7 V, para que el canal permanezca estrangulado se debe verificar que:
VDSQ > [ ( VGSQ - VT ) > 0 ]

cosa que en nuestro caso se cumple, ya que:

15,34 > [ ( 4,58 - 1,7) > 0 ]

c) Corriente de Compuerta despreciable:

Hasta ahora siempre hemos considerado que en los FETs la IG = 0. Ello es factible si la cada de potencial en la
RG o bien RGT debida al valor tpico de IGSS (mximo IG posible), resulte despreciable frente al VGSQ del circuito
analizado.
En nuestro caso, a partir del Manual obtenemos la especificacin IGSS = 0,01 medidos para VGS = 10 V ;
VDS = 0 y temperatura ambiente 25 C. Y dado el RGT calculado, surge:
IGSS . RGT = 10--8 . 99 . 103 = 1 mV
que resulta totalmente despreciable frente al valor VGSQ

142

III - Transistores Unipolares - Polarizacin y Bajo Nivel

d) Disipacin de Potencia:
Pdm. = IDQ . VDSQ = 0,12 . 15,34 = 1,84 W
Para disipar dicha potencia elctrica, a la temperatura ambiente de trabajo de 25 C y para no sobrepasar la
Tjmax = 150 C que especifica el fabricante, se requiere una resistencia trmica juntura-ambiente de hasta:
Tjmax - Tamb
150 - 25
ja = -------------------- = ------------------ = 67,9 C/W
1,84
Pdm
y dado que el encapsulado TO-202 al aire libre presenta una resistencia trmica entre la juntura y el ambiente de 104 C/W,
se deduce la necesidad de agregar un disipador de modo que considerando jc = 10,4 C/W su resistencia trmica sea
inferior a da = 50 C/W en modo de permitir una cd = 7,5 C/W.
III.7.3.- Verificacin de las condiciones dinmicas de funcionamiento:
a) Excursin simtrica mxima:
La resistencia de carga dinmica para este circuito es:

220 . 200
Rd = RD // RL = ---------------- = 105 Ohm
220 + 200

en consecuencia la mxima excursin hacia el corte resulta:

IDQ . Rd = 0,12 . 105 = 12,6 V
para que dicha excursin sea simtrica el punto de excursin lmite hacia la zona de resistencia controlada por tensin, que
llamamos punto M, definido por las coordenadas:
IDM = 2 . IDQ = 240 mA

VDSM = VDSQ - IDQ . Rd = 15,34 - 12,6 = 2,74 V

debe pertenecer a la zona activa y lineal, por lo que procedemos a verificar el funcionamiento del MOSFET en dicho punto
M:
0,24
IDM
VGSM = VT + ( -------- )1/2 = 1,7 + ( ---------- )1/2 = 6,17 V
B
0,0145
VGSM - VT = 6,17 - 1,7 = 4,5 V
comprobndose que no se cumple la condicin VDSM > (VGSM - VT ) , vale decir que la excursin queda limitada por la
regin de resistencia controlada por tensin, en un valor que por interpolacin se encuentra muy cercano a 109 mA en
trminos de corriente y 11,44 V en trminos de tensin ya que recalculando:
0,218
IDM
VGSM - VT = ( -------- )1/2 = (-----------)1/2 = 3,87 V
B
0,0145
VDSM = VDSQ - IDQ . Rd = 15,34 - 11,44 = 3,9 V
b) Potencia de salida y rendimiento:
La potencia de seal de salida se obtiene haciendo:
Vdsmax . Idmax
11,44 . 0,109
Ps = ---------------------- = -------------------- = 0,623 W
2
2
mientras que la potencia consumida por el circuito amplificador y entregada por la fuente de alimentacin es:
Pcc = VDD . IDQ = 45 . 0,12 = 5,4 W

143

III - Transistores Unipolares - Polarizacin y Bajo Nivel

con lo que el rendimiento de conversin de potencia es:
Ps
0,623
= . 100 = . 100 = 11,54 %
Pcc
5,4
constituyendo ste un valor tpico de los amplificadores de clase A.
III.8.- MODELOS DE BAJO NIVEL PARA EL TRANSISTOR UNIPOLAR EN BAJAS FRECUENCIAS:
Si bien, tal como se vio en la revisin de sus caractersticas, el transistor efecto de campo desarrolla un
comportamiento netamente alineal, cuando se halla convenientemente polarizando, operando a canal estrangulado y
simultneamente es excitado con una pequea seal, con cierto error generalmente bien tolerado, el mismo puede ser
considerado como un cuadripolo lineal. El orden de aproximacin que se consigue con este mtodo de estudio es el mismo
con el que se oper en el caso de los transistores bipolares.
Para describir el comportamiento de bajo nivel de este dispositivo (visto desde sus pares de terminales de entrada
y salida) suelen tomarse en bajas frecuencias ( 1 Khz. como en los bipolares), a las dos tensiones presentes en los
terminales de dicho cuadripolo como variables independientes, con lo que es posible plantear el siguiente sistema de
ecuaciones:
(III.20.)
iG = 0
iD = f (vGS ; vDS )

(III.21.)

Mientras la ecuacin (III.20.) describe al dispositivo desde el punto de vista de la entrada (dada su alta resistencia
de entrada el valor total de corriente de compuerta siempre resulta despreciable), la ecuacin (III.21.) lo representa en lo
que hace a su comportamiento en la salida. El objetivo siguiente es encontrar la funcin capaz de expresar a dicho
comportamiento.
Con esa finalidad y recordando los conceptos matemticos ya aplicados, del diferencial o incremental total, la
funcin que describe a la ecuacin (III.21.) puede ser desarrollada como:
iD
iD
iD = -------- . vGS + --------- . vDS
vDS
vGS

(III.22.)

Dadas las hiptesis de operacin lineal impuestas, la funcin buscada resulta ser de primer orden por lo que sus
primeras derivadas parciales incluidas en la ecuacin (III.22.) resultan unas constantes con dimensiones de admitancia, as
interpretando a las variaciones de los valores totales como componentes dinmicas, el mismo sistema de ecuaciones puede
describirse como:
(III.20'.)
ig = 0
id = gm . vgs + gd . vds

en donde:
id
iD
gm = -------- = -------vgs
vGS

(III.23.)

(III.21".)

iD
id
gd = --------- = -------vDS
vds

(III.24.)

La ecuacin (III.23.) representa a la transconductancia del FET, ya analizada anteriormente cuando se lo

comparaba con el transistor bipolar, y la ecuacin (III.24.) tiene en cuenta a la resistencia de salida de este dispositivo.
Ambos parmetros generalmente son especificados por los fabricantes ms all que la transconductancia tambin pueda ser
evaluada conocidos los parmetros fsicos del FET, tal como lo indican las ecuaciones (III.13.) y (III.13'.).
El modelo circuital correspondiente al juego de ecuaciones (III.20'.) y (III.21'.) se representa en la figura III.31..
Por otra parte, existe otro modelo que puede utilizarse para representar al FET operando en bajo nivel y el mismo es la
resultante simplemente de aplicar el Teorema de Thevenin sobre la salida del circuito equivalente de la figura III.31. de
cuya aplicacin se deduce:
1
y
R (Thevenin) = rd = ------vds (Thevenin) = - gm . vgs . rd (III.25.)
gd

144

III - Transistores Unipolares - Polarizacin y Bajo Nivel

Por definicin, el Factor de Amplificacin es:

por lo que a partir de la ecuacin (III.25.):

vds
= - --------vgs
= gm . rd

para

id = 0

(III.26.)

luego, la tensin de Thevenin ser:

vds (Thevenin) = - . vgs
y el modelo circuital equivalente se indica en la figura III.32.

III.9. - ESTUDIO DE UNA CONFIGURACIN DRENAJE COMN (SEGUIDOR DE FUENTE):

Un circuito tpico que responde a esta configuracin se representa en la figura III.33., cuyo comportamiento en
C.C. fue ya estudiado, por lo que ahora procedemos a realizar el anlisis de bajo nivel. Con Rd = (R // RL ) el circuito
equivalente dinmico resulta ser el indicado en la figura III.34.
En este circuito se tiene: Vi - Vgs - Vo = 0 por lo que Vgs = Vi - Vo y en consecuencia: gm Vgs = gm Vi - gm Vo
por lo que aplicando el principio de sustitucin, el circuito equivalente dinmico se transforma de acuerdo a lo indicado en
la figura III.35.
Sobre dicho circuito procedemos a determinar las transferencias y los parmetros resistencia de entrada y salida:

145

III - Transistores Unipolares - Polarizacin y Bajo Nivel

RiA = RG
1
Ro = ( ------ ) // rd
gm

Ris = RiA + Rs

Ris = Rs + RG

1
( ------ ) << rd
gm

y como:

1
RoA = Ro // R = ( ----- ) // R
gm

resulta:

Vo
Vi
Vo
AVs = ------- = ------- . ------Vi
Vs
Vs

1
Ro = ------gm

(III.28.)

1
Ros = ( ----- ) // Rd
gm

1
Vi
Vo
AVA = ------- = gm . [( -----) // rd //Rd ] . -----gm
Vi
Vi

(III.27.)

por lo que

gm . Rd
AVA = ----------------------( 1 + gm . Rd )

.
RG
AVs = AVA . --------------Rs + RG

por lo que

(III.29.)

(III.30.)

(III.31.)

En la mayora de las aplicaciones de este circuito se busca la condicin de seguidor, o sea AVA = 1 por lo que
es conveniente, dada la limitacin de gm, hacer R lo ms amplia posible. Sin embargo una R elevada dara origen a bajos
valores de IDQ con la consecuente disminucin , entre otras de gm, lo que invalidara el procedimiento.
Una de las posibles soluciones a estos inconvenientes sera utilizar el circuito de autopolarizacin VGS = VGT - ID . R ,
vale decir con el divisor R1 y R2 sobre el circuito de compuerta. Otras veces se prefiere subdividir el resistor R en una
parte para la C.C. y en su totalidad para la seal, tal como se indica en el circuito de la figura III.36.
Se observa en este circuito que para las componentes de C.C. se tendr:
y se hace RA << RB para polarizar con una IDQ adecuada a la necesidad.

VGS = - ID . RA

Desde el punto de vista de la seal, el circuito equivalente se representa en la figura III.37. y en l la corriente a
travs de RG , que llamaremos Ii resulta ser:
Vo
Vi - Vo
Ii = ---------------y dado que
AVA = ------ = 1 resulta Ii =
0
Vi
RG
y por lo tanto no hay cada sobre RG con lo que se puede retirar del circuito tal como se indica en el circuito equivalente de
la figura III.38. En este nuevo circuito determinamos:
Vo

Vo

gm

146

III - Transistores Unipolares - Polarizacin y Bajo Nivel

AVs = ------- = ------- = -------------------------------------------------Vi
gm +[1/(RA + RB )] + (1/RL ) + (1/rd )
Vs
y dado que gm >> (1/rd ) , llamando ahora Rd = RL // (RA + RB ) , se tendr nuevamente:

gm . Rd
AVs = ---------------------( 1 + gm . Rd)

(III.30'.) ;

1
Ro = ------gm

(III.31.)

RoA = Ro // (RA + RB )

(III.32.)

mientras que para la resistencia de entrada analizaremos el circuito indicado en la figura III.39. En dicho circuito la
corriente de entrada Ii resulta:
(Vi - V )
Ii = ---------------- y como RG es muy grande
RG

RB
V = Vo . --------------(RA + RB )

Vi . {1 - AVs.[RB /(RA + RB)]}

y dado que Vo = AVs .Vi , reemplazando en la ecuacin de Ii : Ii = ----------------------------------RG

y la resistencia de entrada ser:

1
Vi
Ri = ------- = RG . ------------------------------1 - AVs.[RB /(RA + RB)]
Ii
III.10.- CONFIGURACIN COMPUERTA COMN:

147

(III.33.) y

Ris = Ri + Rs

(III.34.)

III - Transistores Unipolares - Polarizacin y Bajo Nivel

El objetivo ahora es estudiar el comportamiento del circuito amplificador que se representa en la figura III.40. En
l, desde el punto de vista de la C.C., aplicando el Teorema de Thevenin entre compuerta (G) y tierra (T)
R2
VGT = VDD . ------------R1 + R2

R1 . R2
RGT = -------------R1 + R2

con lo que el circuito equivalente de C.C. queda como se indica en la figura III.41. En la malla de entrada, despreciando la
pequea cada en RGT se tendr:
VGS = VGT - ID . R
y de la malla exterior:
VDS = VDD - ID . (RD + R)

vale decir que se obtienen ecuaciones formalmente idnticas a las ya estudiadas para las configuraciones de fuente comn y
drenaje comn.
En lo que respecta al comportamiento dinmico, utilizando el modelo circuital serie para reemplazar al FET, el
circuito equivalente se representa en la figura III.42.
Aqu, en la parte de salida se llamar Rd = RD // RL por lo que:
Vgs - Ii . Rd - Ii . rd + . Vgs = 0

por lo que

Ii . (Rd + rd) = (1 + ) . Vgs

luego la resistencia de entrada del FET en configuracin compuerta comn resultar:

Vgs
(Rd + rd )
Ri = ------ = ----------------(1 + )
Ii
luego tambin:

RiA = Ri // R

(III.35.)

Ris = RiA + Rs

Mas tarde, si aplicamos el teorema de Thevenin hacia la izquierda de los bornes de fuente (S) y compuerta (G) de
la figura III.42., se tendr:
R
Rs . R
y
Rs ' = -------------Vs ' = Vs . ---------------Rs + R
Rs + R
y el circuito equivalente resultante se representa en la figura III.43.

148

III - Transistores Unipolares - Polarizacin y Bajo Nivel

Vo
En este ultimo circuito, anulando Vs' para as poder medir la resistencia de salida Ro = ------Io
Vo - Io . rd + . Vgs + Vgs = 0
pero como: Vgs = - Io . Rs'

se tendr:

Vo - Io . rd + ( + 1) . Vgs = 0

o bien

Vo - Io . rd - ( + 1) . Io . Rs' = 0

reemplazando en la ultima

La resistencia de salida ser entonces:

Ro = rd + ( + 1) . Rs'

(III.36.)

y tambin:

RoA = Ro // RD

Ros = RoA // RL

Por ltimo, de acuerdo con la ecuacin (III.35.) y la interpretacin de R el circuito amplificador puede ser
reemplazado por un circuito equivalente tal como el indicado en la figura III.44. en el cual puede ser analizada la
amplificacin de tensin:
Vo
AvA = --------Vgs

pero como

reemplazando, la ganancia resulta ser:

y para el sistema amplificador:

Vo = - Ii . Rd

y a su vez, en la entrada:

Rd
Rd
AvA = --------- = ( + 1) . --------------(Rd + rd )
Ri

RiA
Avs = AvA . --------------(RiA + Rs )

Vgs
Ii = ------Ri
(III.37.)

(III.38.)

III.11.- INFLUENCIA DE LA TEMPERATURA:

Tal como se adelantara en oportunidad de compararse a los FETS con los transistores bipolares, debido a que el
principio de funcionamiento de estos componentes se basa en el control de la corriente soportada por solo un tipo de
portadores; los mayoritarios del canal resulta que el coeficiente trmico de la corriente ID es negativo, es decir:
I D
--------- < 0
T
con muy buena aproximacin se ha determinado que en la mayora de los FETs dicho coeficiente trmico resulta ser:
I D
--------- = -0,007 . ID
T

149

III - Transistores Unipolares - Polarizacin y Bajo Nivel

Asimismo se ha determinado tambin que:
VGS
--------- = -2,2 mV/C
T
Esto determina que las curvas de transferencia en modo de vaciamiento para distintos valores de
temperatura T1 < T2 < T3 , adoptan la forma indicada en la figura III.45.
En dicha figura puede observarse que para un dado VGS1 se tiene: ID1 > ID2 > ID3 mientras que para otro valor
VGS2 ocurre que: ID1 < ID2 < ID3 por lo que debe existir un dado VGS3 para el cual ID permanece constante

independientemente de las variaciones de la temperatura.

Para hallar dicho valor VGS3 procedemos a relacionar ambos coeficientes trmicos y dado que un VGS y ID se
hallan vinculados a travs de la transconductancia gm:
VGS
I D
--------- = gm . ----------T
T
reemplazando los valores numricos:

0,007 . ID = gm . 2,2 . 10-3

entonces, incorporando las ecuaciones de ID y gm para la condicin de canal estrangulado:

VGS
IDSS
VGS
0,007 . IDSS . (1 - --------- )2 = (-2) . --------- . (1 - --------- ) . 0,0022
Vp
Vp
Vp
0,007 . ( Vp - VGS ) = -0,0044
-VGS = -Vp - 0,63

150

(III.39.)

III - Transistores Unipolares - Polarizacin y Bajo Nivel

De lo precedente surge que si se deseara proyectar el circuito de polarizacin con la condicin de una IDQ
independiente de las variaciones trmicas y en modo de vaciamiento, la tensin de polarizacin compuerta-fuente debe ser
630 mV inferior a la tensin de bloqueo del canal (la ecuacin III.39. se describe para un canal N).
En cuanto a los coeficientes trmicos de los parmetros dinmicos de los FETs, dicha informacin deber
recabarse de los respectivos manuales, no obstante ello y a ttulo informativo, en la figura III.46. se presentan las leyes de
variacin tpicas de la transconductancia y la resistencia de salida de un FET.
III.12.- EJEMPLO DE PROYECTO DE UN FUENTE COMN:
Dado el circuito amplificador que se ilustra en la figura III.47., en donde parte de sus componentes en el mismo se
indican, se requiere completar el clculo de sus componentes de modo que el mismo provea una ganancia de tensin
referida a la fuente de excitacin (Avs ) no inferior a 10 veces y una excursin simtrica mnima de 4 V, condicionando su
funcionamiento de modo de lograr la estabilizacin trmica del FET cuyos datos son:
IDSS = 5 mA

Adems en el circuito:

VP = -2 V

rd > 500 KOhm

RL = Rs = 100 KOhm

BVDSS > 40 V

R1 = 2,5 MOhm

R2 = 1,5 Mohm

III.12.1.- Condiciones de polarizacin para estabilizacin trmica:

a) Para no incursionar en la zona de ruptura puede adoptarse la fuente de alimentacin de modo que:
VDD < (0,75 . BVDSS ) = 0,75 . 40 = 30 V
pero por proteccin, en principio adoptamos VDD = 24 V.
b) Circuito de Autopolarizacin para coeficiente trmico nulo:
Como el divisor resistivo de polarizacin de compuerta es conocido se puede determinar el circuito equivalente
Thevenin entre compuerta y tierra:
1,5
R2
VGT = VDD . ------------- = 24 . ------------- = 9 V
1,5 + 2,5
R1 + R2
Para imponer el coeficiente trmico nulo:
`
y para dicha condicin

R1 . R2
2,5 . 1,5
RGT = -------------- = -------------- = 0,937 MOhm
R1 + R2
1,5 + 2,5

-VGSQ = -Vp - 0,63 = 2 - 0,63 = 1,37 V

0,63
0,63
IDQ = IDSS . (----------)2 = 5 . 10-3 . (---------)2 = 0,5 mA
Vp
2

en consecuencia la resistencia de autopolarizacin ser:

9 + 1,37
VGT - VGSQ
R = ------------------ = --------------- = 20,74 KOhm
5 . 10-4
IDQ

151

III - Transistores Unipolares - Polarizacin y Bajo Nivel

pudindose adoptar un componente comercial R = 18 KOhm.

III.12.2.- Punto de reposo que permita la excursin simtrica mxima pedida:
La frontera con la zona de resistencia controlada por tensin para una excursin hasta 2 IDQ es:
2. IDQ
1
VGSM - VP = ( ----------- )1/2 = 2 . (-------)1/2 = 0,89 V
5
IDSS
entonces para separar el punto de reposo de dicha frontera de modo de permitir la excursin pedida:
VDSQ = (VGSM - VP ) + Vdsmax = 0,89 + 4 = 4,89 V
y de la malla esttica de salida:

(RD . IDQ ) < (VDD - VDSQ - IDQ . R) = 24 - 5 - 5 . 10-4 . 18 . 103 = 10 V

con lo que el RD mximo es:

10
RD < --------- = 20 KOhm
0,0005

Asimismo, para permitir la excursin simtrica pedida hacia el corte:

IDQ . Rd > Vomax

por lo tanto

4V
Vomax
Rd > ---------- = ----------- = 8 KOhm
0,0005 A
IDQ

y dado que Rd = RD // RL con la RL dada como dato, surge un valor mnimo para RD :
RD

8 . 103 . 105
> ---------------------- = 8,85 KOhm
105 - 8 . 103

Desde este punto de vista cualquier valor de RD comprendido entre los valores mnimo y mximo antes calculado
satisface los requerimientos del dispositivo. Antes de seleccionarlo tendremos en cuenta la ganancia de tensin solicitada
que como sabemos es directamente proporcional a la carga.

152

III - Transistores Unipolares - Polarizacin y Bajo Nivel

III.12.3.- Requisitos del comportamiento lineal de bajo nivel:
En la figura III.48 se ha representado el circuito equivalente dinmico de bajo nivel en base a los parmetros gm y
rd . En l llamaremos RL' al equivalente paralelo entre la resistencia de salida del FET (rd ) y la resistencia de carga RL.
RL . rd
105 . 5 . 105
RL' = ------------- = --------------------- = 83 KOhm
RL + rd
105 + 5 . 105

y redefiniendo

Rd = RL' // RD

Por su parte, el parmetro gm se puede determinar haciendo:

- 2 . IDSS
(-2) . 5 . 10-3
gmo = ------------- = ---------------------- = 5 mA/V
(-2)
VP

IDQ
0,5
gm = gmo . ( --------)1/2 = 5 . 10-3 . ( ----- )1/2 = 1,58 mA/V
IDSS
5

Del estudio del comportamiento de dicho circuito equivalente de bajo nivel se obtiene que:
Vo
Vo
Vgs
RGT
Avs = -------- = ------- . ------- = - gm . Rd . -------------Vgs
Vs
RGT + Rs
Vs
en esta ltima:
mnimo

(III.40.)

RGT
0,937
-------------- = ----------------- = 0,9 , gm se calcul precedentemente y para Avs se pide un valor
RGT + Rs

0,937 + 0,1

por lo que ello se podr cumplimentar con un cierto valor mnimo de Rd que procedemos a calcular:
Avs
-10
Rd > -------------- = ---------------------- = 7,027 KOhm
- 0,9 . gm
-0,9 . 1,58 . 10-3

RD > 7,7 KOhm

determinndose entonces que el valor mnimo queda condicionado por la excursin simtrica mxima pedida.
Debe seleccionarse entonces una resistencia: 8,85 KOhm < RD < 20 KOhm y uno posible es RD = 15 KOhm,
sugirindose al lector realizar las verificaciones correspondientes.

153