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PLC con
Diagrama
Pre Informe 1
Programacin PLC con diagrama Grafcet
1. Introduccin
Un Controlador Lgico Programable, ms conocido por sus siglas en ingls PLC
(Programmable Logic Controller), es una computadora utilizada en la ingeniera
automtica o automatizacin industrial, para automatizar procesos electromecnicos,
tales como el control de la maquinaria de la fbrica en lneas de montaje o atracciones
mecnicas.
2. Objetivo General
Investigar sobre la aplicacin del diagrama Grafcet en la programacin del PLC
2.1 Objetivo Especifico
3.
3.1
Los Pasos en los diagramas SFC pueden estar activos o desactivados. Las Acciones son
solamente ejecutadas en pasos activos. Un paso puede estar activo por dos razones. (1)
Es el paso inicial (2) Fue activado durante un ciclo y no ha sido desactivado.
No todos los lenguajes son iguales. Cada uno fue diseado para soportar una clase
particular de aplicacin. El usar el lenguaje apropiado reduce la complejidad del
programa, mejora el proceso de desarrollo, y reduce el tiempo de depurado y costos de
mantenimiento.
4. Fundamento Terico
4.1 GRAFCET
El GRAFCET, es un modelo de representacin grfica, de los sucesivos comportamientos
de un sistema lgico, predefinido por sus entradas y salidas. Tambin, es un grafo, o
diagrama funcional normalizado, que permite hacer un modelo del proceso a automatizar,
contemplando entradas, acciones a realizar, y los procesos intermedios que provocan
estas acciones.
4.3
Normalmente en la
realizacin
de
un
automatismo
existen
diferentes fases que
van desde el anlisis
econmico
de
viabilidad pasando por
su
diseo,
su
implementacin
(por
ejemplo
como
programa
ejecutable
en un PLC), para
finalizar con una fase
de verificacin offline mediante simulacin y su puesta en marcha en el proceso real
previa fase de pruebas. Es claro que en las fases previas a la implementacin los niveles
de detalle del automatismo que se requieren conocer en la toma de decisiones son
diferentes. En funcin del nivel de abstraccin que se represente se pueden distinguir los
siguientes tipos de diagramas grafcet, ordenados de mayor a menor nivel de detalle
Grafcet de nivel 1: Descripcin global poco detallada del automatismo que permite
entender en poco tiempo su funcionamiento general. Es, por ejemplo. el nivel de
detalle que las entidades financieras quieren conocer para decidir la inversin. Los
grafcets de nivel emplean descripciones en lenguaje natural para describir las acciones y
transiciones y no contiene referencias a las tecnologas que se van a utilizar.
Grafcet de nivel 2: Descripcin de la tecnologa. El grado de detalles en las
descripciones debe ser
lo suficientemente operativo para que todas las tecnologas
empleadas en el automatismo (rels normales de enclavamiento,
Introduccin al
modelado GRAFCET
4 vlvulas neumticas normales o biestables, pulsadores,
contactores etc.) queden representadas. Para este nivel y el anterior se suelen emplear
la especificacin GRAFCET de la norma IEC 60848.
SFC de nivel 3: Descripcin de la realizacin del automatismo:
nivel de
implementacin. Para ello resulta adecuado la norma IEC 611313 que especifica un
lenguaje de programacin grfico completo (diagrama SFC).
4.4
Un grafcet est formado por una sucesin de etapas y transiciones conectados entre s
por arcos orientados. Cada etapa puede tener asociada una o varias acciones a realizar
sobre el proceso.
Las etapas se representan cono un cuadrado y un nmero (o a veces smbolo con un
subndice numrico) que indica su posicin que las identifica de manera unvoca en el
diagrama. Se denomina etapa inicial o etapa de reposo al estado de control
correspondiente al arranque, el estado inicial del grafcet. Un mismo grafcet puede tener
ms de una etapa inicial, siendo el reposo de la ley de control entonces la activacin
simultnea de todas las etapas iniciales.
Una transicin representa la condicin por la que el sistema evoluciona de las etapas
que la preceden a las etapas que la suceden. Se dibuja como una barra horizontal que
corta transversalmente al enlace entre las etapas denominado arco. Toda transicin
lleva una condicin asociada denominada receptividad, resultado de la evaluacin de una
nica frmula lgica booleana (resultado 0 o 1). Cuando se verifica la receptividad se dice
que la transicin es receptiva (o franqueable).
Los arcos vinculan etapas con transiciones, pero nunca etapas con etapas o transiciones
con transiciones. Como regla general, el grafcet se lee de arriba abajo y los arcos tienen
sentido descendente. Cuando el arco tiene sentido ascendente debe indicarse
obligatoriamente con una flecha
Una transicin se dice que est validada cuando estn activas las etapas que la
anteceden. Si una transicin est validada y es receptiva entonces se franquea
activndose todas las etapas posteriores y desactivndose todas las etapas anteriores.
4.5
Acciones asociadas a varias etapas.- Una misma accin puede estar asociada a etapas
distintas. As en el siguiente ejemplo la accin A se realiza cuando est activa la etapa 21
o la 23
interviene como una condicin lgica ms. En el siguiente ejemplo la accin A se realizar
durante 10 segundos:
4.6
4.7
Reglas de Evolucin
REGLA DE INICIO. El arranque del sistema supone la activacin de todas las etapas
iniciales y solamente stas. El estado inicial del GRAFCET modela tanto el inicio del
sistema (situacin de accionamientos etc.) como el de su control (automatismo). Se
corresponde habitualmente con el estado de reposo o de parada segura, estado en
que debe encontrarse la planta en el momento de la puesta en marcha. El estado
inicial del automatismo muchas veces se encarga de comprobar que el sistema a
controlar se encuentra en su estado inicial.
REGLA DE EVOLUCION DE UNA TRANSICIN. Una transicin franqueable debe ser
inmediatamente franqueada. Una transicin est validada cuando estn activas todas
las etapas inmediatamente precedentes. Una transicin es franqueable cuando est
validada y su receptividad asociada se verifica.
4.8
Estructuracin
4.9
El forzado de un GRAFCET parcial sobre otro establece una relacin jerrquica de mando
del primero sobre el segundo. Como orden de mando, es tambin una accin interna que
permite imponer un estado de actividad sobre el GRAFCET parcial que recibe la orden.
Su ejecucin tiene prioridad sobre las reglas de evolucin ordinarias. Llamaremos al
GRAFCET que fuerza GRAFCET maestro y al que es forzado GRAFCET esclavo.
Se representa como una accin normal con doble recuadro donde la descripcin de la
accin emplea la sintaxis que identifica el estado resultante del GRAFCET parcial maestro
descrita en el inicio de esta seccin. La norma prev las siguientes pautas de evolucin
del forzado:
Desde el punto de vista del GRAFCET maestro, la accin de forzado es una accin
continua convencional, que deja de ejecutarse al desactivarse la etapa a la que va
asociada.
Como consecuencia de la orden, el diagrama esclavo se sita en el estado de actividad
de etapas descrito en la oren recibida.
Mientras est activa la etapa forzante en el maestro el esclavo no puede evolucionar (se
dice que est congelado), independientemente que cualesquiera de sus transiciones sean
franqueables.
4.11
Una vez realizado el Grafcet del proceso que deseamos controlar, el paso siguiente es la
obtencin de las condiciones de activacin de las etapas, as como de las acciones
asociadas a las mismas. Para ello se utilizar un proceso de normalizacin en el cual, y
partiendo del Grafcet realizado, vamos obteniendo las condiciones de activacin para
cada una de las etapas y acciones. La obtencin de estas condiciones booleanas se
basar en la utilizacin de dos hechos:
Una etapa se activar cuando estando activa la etapa inmediatamente anterior a ella,
se evale a cierto la receptividad existente entre estas dos etapas, desactivndose la
etapa anterior y activndose la nueva etapa.
Una accin se deber ejecutar, si la etapa a la que est asociada est activa. Una vez
obtenidas estas condiciones booleanas, el paso siguiente es la implementacin en el
lenguaje apropiado para el controlador que se haya escogido como unidad de control
del proceso
4.12
4.13
La filosofa de funcionamiento e implementacin de las condiciones de activacindesactivacin de las etapas y acciones es la misma que con el autmata, salvo que en el
microcontrolador las marcas internas que representan a las etapas sern sustituidas por
posiciones de memoria RAM a las que se puede acceder bit a bit, utilizando una tcnica
rel- memoria:
Previamente se habran asociado los smbolos X1, a, X2, X3 con una posicin de
memoria y Accin B a una salida del micro controlador si esta accin se ejecuta
directamente sobre el proceso.
5.
Conclusin