電子設計自動化 EDA技與VHDL

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前　言
前　言
根據EDA技術的最新發展，以及更加注重學生的工程實踐能力與自
主創新能力的培養，本書進行了較大變動，刪除了已過時的內容，加入
了EDA技術的一些最新發展成果，使全書在為學生提供更多新知識的同
時，更加注重學生創造力的培養。
書中絕大部分章節都安排了針對性較強的習題、實驗和設計專案，使
學生對每一章的教學效果都能及時通過實驗得以強化。本書大部分實驗
中，除列出詳細的實驗目的、實驗原理、實驗思考題和實驗報告要求外，
還包含多個實驗專案（層次），即第一層次是與該章內容相關的驗證性實
驗，書本提供了詳細的並被驗證的設計程式和實驗方法，學生只需將書中
提供的設計程式輸入電腦，並按要求進行編譯模擬，在實驗系統上實現即
可；第二層次是在上一實驗基礎上作進一步的發揮；此後的實驗層次屬於
自主設計或創新性質的實驗，包括一些大學生電子設計競賽的設計專案。
授課教師可以根據本課程的實驗學時數和教學實驗的要求，以及學生的興
趣程度，以不同的方式或形式提供給學生完成。
本書第2章的內容是FPGA/CPLD硬體原理，第3章主要是VHDL基
礎。為了盡可能縮短授課時數，最佳化教學效果，提高教學效率，將重
點放在VHDL的實用技術上，採用了從典型電路設計實例的介紹中，引
出VHDL相關語句語法的方法，在得出完整並被驗證過的VHDL描述的同
時，還指出了合成後的RTL電路圖及表現該電路系統功能的時序波形圖。
對於容易出現的設計錯誤或產生歧義的示例，也指出正誤示例的比較和
詳細說明。由此，通過一些簡單、直接、典型的示例，將VHDL最核心、
最基本的內容解釋清楚，使讀者能在短時間內有效地把握VHDL的主要內
容，而不必花費過多的時間去單獨學習語法。對於這樣的編排，許多曾選
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電子設計自動化 ── EDA技術與VHDL
用了此教材的老師都給予了肯定。
第4章主要介紹Quartus II 6.0的詳細使用方法，其中包括不同輸入方式
的設計方法、LPM巨集功能模組及IP核的使用技術、嵌入式邏輯分析儀等
測試工具的使用方法。
第5章是VHDL有限狀態機的實用設計技術，包括不同類型的常用有
限狀態機的語法、狀態機的設計方法、實用示例、毛刺克服技術、狀態編
碼方法、工作穩定性控制技術等。
第6章指出了一個基於有限狀態機控制的16位元CISC CPU的詳細設計
過程。全機由VHDL表述，借助於Quartus II，其軟硬體功能在單片FPGA
中得到驗證。通過此章的學習和實驗，可使學生完整地掌握一個實用16位
元CPU的設計與實現技術，從而對VHDL有更深入的瞭解。
第7章和第8章較系統、完整和有次序地說明了VHDL的語句類型、語
言結構、語法規則。這些內容的取捨，可根據本課程的學習時數和大綱要
求來決定。
第9章和第10章的內容比較新，主要是基於MATLAB和DSP Builder的
EDA開發技術，其中包括一些最新發展的技術成果。這方面的內容對於
通信和資訊工程專業類的學生和工程技術人員尤為重要。
現代電子工程和EDA技術發展的速度非常迅速，大專院校在這方面的
教學將面臨越來越大的挑戰。這主要表現在兩個方面：一是更多更新的知
識有待傳授；二是學生在該領域的自主創新能力有待更有效地提高。為了
迎接這個挑戰，本書力圖在這兩個方面都有所作為，但限於知識面，定有
諸多不足之處，還望業內專家同行不吝斧正。
作　者
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校訂序
校訂序
伴隨電子設計自動化（EDA）技術的進步，使用硬體描述語言
（Hardware Description Language, HDL）以進行數位系統設計，已成積體
電路設計領域中的一股潮流，過去幾年之中，VHDL已被工業界廣泛使用
於數位系統設計。隨著半導體製程的進步，CPLD/FPGA之可用邏輯閘數
目已超過百萬，許多複雜的數位晶片可直接實現於CPLD/FPGA以進行驗
證，有些公司甚至使用它來取代客製化（Custom）晶片。本人因教學與
研究需要，需常利用VHDL設計數位系統並合成於FPGA，讀過多本中英
文相關書籍後，總覺內容不夠深入或解釋不清，需同時閱讀多本參考書籍
後才可明瞭。閱讀本書後，深感其內容紮實豐富，範例說明清楚，對於有
志於CPLD/FPGA設計的初學者，其為優良的入門書。
本書根據EDA技術與CPLD/FPGA之最新發展，以直觀、結構化方式
介紹CPLD/FPGA架構與原理、VHDL的基本概念與程式結構、使用EDA
軟體—Quartus II 6.0進行設計之模擬與合成、系統級設計工具—MATLAB/
DSP Builder之設計流程。文中每一範例皆有詳細說明與討論，使讀者可
清楚了解設計方法。文中搭配模擬與實習，使讀者可迅速掌握VHDL與
EDA技術之基本原理及FPGA設計實用技術。本書非常適合作為大專電
子／電機與資訊科系「數位系統設計」、「硬體描述語言」、「FPGA設
計」……等課程之教科書或參考書，也可做為工業界人士進修之用。
林穎宏
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目　錄
目　錄
Chapter 1　概　述
1.1　電子設計自動化技術及其發展　2
1.2　電子設計自動化應用物件　4
1.3　VHDL　6
1.4　EDA的優勢　8
1.5　FPGA導向的開發流程　9
1.6　Quartus II概述　14
1.7　IP核　16
1.8　EDA技術的發展趨勢　18
Chapter 2　PLD硬體特性與編程技術
2.1　PLD概述　22
2.2　低密度PLD可程式原理　25
2.3　CPLD的結構與可程式原理　34
2.4　FPGA的結構與工作原理　40
2.5　硬體測試技術　49
2.6　FPGA/CPLD產品概述　51
2.7　編程與配置　58
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Chapter 3　VHDL基礎
3.1　VHDL基本語法　66
3.2　循序電路描述　75
3.3　全加器的VHDL描述　87
3.4　計數器設計　95
3.5　一般計數器的VHDL設計方法　99
3.6　資料物件　106
3.7　IF語句概述　122
3.8　進程語句歸納　126
3.9　並行賦值語句概述　131
3.10　雙向和三態電路信號賦值　133
3.11　模擬延時　140
習題　144
Chapter 4　Quartus II使用方法
4.1　Quartus II設計流程　148
4.2　嵌入式邏輯分析儀　166
4.3　編輯SignalTap II的觸發信號　171
4.4　LPM_ROM巨集模組應用　173
4.5　In-System Memory Content Editor應用　185
4.6　LPM_RAM/FIFO的定制與應用　187
4.7　LPM嵌入式鎖相迴路呼叫　190
4.8　IP核NCO使用方法　193
4.9　原理圖設計方法　200
4.10　管線化乘法器的混合輸入設計　203
習題　207
實驗與設計　208
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目　錄
Chapter 5　VHDL狀態機
5.1　狀態機設計相關語句　222
5.2　Moore狀態機　232
5.3　Mealy狀態機　242
5.4　狀態編碼　246
5.5　非法狀態處理　251
習題　254
Chapter 6　16位元CISC CPU設計
6.1　頂層系統設計　268
6.2　CPU基本零件設計　280
6.3　CPU的時序模擬與實現　297
6.4　應用程式設計實例　305
習題　308
Chapter 7　VHDL語句
7.1　循序語句　320
7.2　並行語句　337
7.3　屬性描述與定義語句　364
7.4　直接數位合成器設計　369
7.5　等精度頻率／相位計設計　378
習題　390
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Chapter 8　VHDL結構
8.1　VHDL實體　402
8.2　VHDL結構體　402
8.3　VHDL副程式　403
8.4　VHDL庫　426
8.5　VHDL套裝程式　431
8.6　VHDL配置　435
8.7　VHDL文字規則　436
8.8　VHDL資料類型　440
8.9　VHDL運算子　451
8.10　VGA彩條信號顯示控制器設計　461
8.11　VGA圖像顯示控制器設計　467
習題　471
Chapter 9　DSP Builder設計初步
9.1　MATLAB/DSP Builder及其設計流程　484
9.2　正弦信號發生器設計　488
9.3　DSP Builder層次化設計　515
9.4　基於DSP Builder的DDS設計　521
9.5　數位編碼與解碼器設計　530
9.6　硬體環HIL模擬設計　536
9.7　DSP Builder的狀態機設計　544
習題　553
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目　錄
Chapter 10　DSP Builder設計深入
10.1　FIR數位濾波器設計　560
10.2　VHDL模組插入模擬與設計　584
10.3　正交幅度調變與解調模型設計　587
10.4　NCO IP核應用　591
10.5　基於IP的數位編解碼器設計　592
習題　595
參考文獻　
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Chapter 1
概　述
1.1　電子設計自動化技術及其發展
1.2　電子設計自動化應用物件
1.3　VHDL
1.4　EDA的優勢
1.5　FPGA導向的開發流程
1.6　Quartus II概述
1.7　IP核
1.8　EDA技術的發展趨勢
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本章首先介紹EDA技術和硬體描述語言及其發展過程，然後介紹基於
EDA技術和VHDL的設計流程，以及EDA設計工具Quartus II。
1.1　電子設計自動化技術及其發展
微電子技術的進步主要表現在大型積體電路加工技術即半導體製程技
術的發展上，使得表徵半導體製程水準的線寬已經達到了60nm，並還在
不斷地縮小，而在矽晶圓單位面積上，整合了更多的電晶體。積體電路設
計正在不斷地向超大規模、極低功耗和超高速的方向發展，專用積體電路
ASIC（Application Speciﬁc Integrated Circuit）的設計成本不斷降低，在功
能上，現代的積體電路已能夠實現系統晶片SOC（System On a Chip）。
現代電子設計技術的核心已日趨轉向基於電腦的電子設計自動化
技術，即EDA（Electronic Design Automation）技術。EDA技術就是依
賴功能強大的電腦，在EDA工具軟體平臺上，對以硬體描述語言HDL
（Hardware Description Language）為系統邏輯描述手段完成的設計檔，
自動地完成邏輯編譯、化簡、分割、合成、布局布線以及邏輯最佳化和模
擬測試，直至實現既定的電子線路系統功能。EDA技術使得設計者的工
作僅限於利用軟體的方式，即利用硬體描述語言和EDA軟體來完成對系
統硬體功能的實現，這是電子設計技術的一個極大進步。
EDA技術在硬體實現方面融合了大型積體電路製造技術、IC布局設
計、ASIC測試和封裝、FPGA（Field Programmable Gate Array）/CPLD
（Complex Programmable Logic Device）編程下載和自動測試等技術；
在電腦輔助工程方面融合了電腦輔助設計（CAD）、電腦輔助製造
（CAM）、電腦輔助測試（CAT）、電腦輔助工程（CAE）技術以及多
種電腦語言的設計概念；而在現代電子學方面則容納了更多的內容，如電
子線路設計理論、數位信號處理技術、數位系統建模和最佳化技術及長線
技術理論等。因此，EDA技術為現代電子理論和設計的表達與實現提供
了可能性。正因為EDA技術豐富的內容以及與電子技術各學科領域的相
關性，其發展的歷程同大型積體電路設計技術、電腦輔助工程、可程式邏
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輯元件，以及電子設計技術和製程的發展是同步的。就過去近30年的電子
技術的發展歷程，可大致將EDA技術的發展分為3個階段：
20世紀70年代，在積體電路製作方面，MOS製程得到廣泛的應用；
可程式邏輯技術及其元件問世，電腦作為一種運算工具在科研領域得到廣
泛應用。而在後期，CAD的概念已見雛形，這一階段人們開始利用電腦
取代手工勞動，輔助進行積體電路布局編輯、PCB布局布線等工作。
20世紀80年代，積體電路設計進入了CMOS（互補式場效電晶體）時
代，複雜可程式邏輯元件進入商業應用，相應的輔助設計軟體投入使用；
而在80年代末，出現了FPGA；CAE和CAD技術的應用更為廣泛，它們在
PCB設計方面的原理圖輸入、自動布局布線及PCB分析，以及邏輯設計、
邏輯模擬、布林方程式合成和化簡等方面擔任了重要的角色。特別是各種
硬體描述語言的出現、應用和標準化方面的重大進步，為電子設計自動化
必須解決的電路建模、標準文件及模擬測試奠定了基礎。
進入20世紀90年代，隨著硬體描述語言的標準化進一步確立，電腦輔
助工程、輔助分析和輔助設計在電子技術領域獲得更加廣泛的應用。與此
同時，電子技術在通信、電腦及家電產品生產中的市場需求和技術需求，
極大地推動了全新的電子設計自動化技術的應用和發展，特別是積體電路
設計製程步入了次微米階段，百萬閘以上的大規模可程式邏輯元件的陸續
面世，以及基於電腦技術的用戶導向的低成本大規模ASIC設計技術的應
用，促進了EDA技術的形成。更為重要的是各EDA公司致力於推出相容
各種硬體實現方案和支援標準硬體描述語言的EDA工具軟體的研究，更
有效地將EDA技術推向成熟和實用。
EDA技術在進入21世紀後，得到了更大的發展，其突出表現在以下幾
個方面：
● 在FPGA上實現DSP（數位信號處理）應用成為可能，用純數位邏
輯進行DSP模組的設計，使得高速DSP實現成為實際，並有力地推
動了軟體無線電技術的實用化和發展。基於FPGA的DSP技術，為
高速數位信號處理演算法提供了實現途徑。
● 嵌入式處理器軟核的成熟，使得SOPC（System On a Programmable
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Chip）步入大規模應用階段，在一片FPGA上實現一個完備的數位
處理系統成為可能。
● 在模擬和設計兩方面支援標準硬體描述語言的功能強大的EDA軟體
不斷推出。
● 電子技術領域全方位融入EDA技術，除了日益成熟的數位技術外，
傳統的電路系統設計建模理念發生了重大的變化，如軟體無線電技
術的崛起、建模電路系統的硬體描述語言之表達和設計的標準化、
系統可程式模擬元件的出現、數位信號處理和圖像處理的全硬體實
現方案的普遍接受，以及軟硬體技術的進一步融合等。
● EDA使得電子領域各學科的界限更加模糊、更加互為包容，如類
比與數位、軟體與硬體、系統與元件、ASIC與FPGA、行為與結構
等。
● 基於EDA的用於ASIC設計的標準單元已涵蓋大規模電子系統及複
雜IP核模組。
● 軟硬IP（Intellectual Property）核在電子行業的產業領域廣泛應用。
● SOC高效低成本設計技術的成熟。
● 系統級、行為驗證級硬體描述語言的出現（如System C），使複雜
電子系統的設計和驗證趨於簡單。
1.2　電子設計自動化應用物件
一般來說，利用EDA技術進行電子系統設計，最後實現的目標是以下
3種：
● 全定制或半定制ASIC。
● FPGA/CPLD（或稱可程式ASIC）開發應用。
● PCB（印刷電路板）。
實現目標的前兩項可以歸結為專用積體電路ASIC的設計和實現，
ASIC是最終的物理平臺，集中容納了用戶通過EDA技術將電子應用系統
的既定功能和技術指標具體實現的硬體實體。一般而言，專用積體電路就
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是具有專門用途和特定功能的獨立積體電路元件。根據這個定義，作為
EDA技術最終實現目標的ASIC，可以通過下面3種途徑來完成：
1. 超大規模可程式邏輯元件
FPGA和CPLD是實現這一途徑的主流元件，它們的特點是直接用戶
導向、具有極大的靈活性和通用性、使用方便、硬體測試和實現快捷、
開發效率高、成本低、上市時間短、技術維護簡單、工作可靠性好等。
FPGA和CPLD的應用是EDA技術有效融合軟硬體電子設計技術以及對自
動化設計與自動化實現最典型的詮釋。由於FPGA和CPLD的開發工具、
開發流程和使用方法與ASIC有相通之處，因此這類元件通常也被稱為可
程式專用IC，或可程式ASIC。
2. 半定制或全定制ASIC
根據實現的製程，基於EDA設計技術的半定制或全定制ASIC可統稱
為光罩（MASK）ASIC，或直接稱ASIC。ASIC大致分為閘陣列ASIC、標
準單元ASIC和全定制ASIC：
● 閘陣列ASIC：閘陣列晶片包括預定制相連的PMOS和NMOS電晶
體型。設計中，用戶可以借助EDA工具將原理圖或硬體描述語言
模型映射為相應閘陣列電晶體配置，創建一個指定金屬互連路徑
檔，從而完成閘陣列ASIC開發。由於有光罩的創建過程，閘陣列
有時也稱光罩可程式閘陣列（MPGA）。但是MPGA與FPGA完全
不同，它不是用戶可程式的，也不屬於可程式邏輯範疇，而是實際
的ASIC。MPGA出現在FPGA之前，FPGA技術則源自MPGA。現
在，Altera的HardCopy、HardCopy II技術，可以提供一種把FPGA
的設計轉化為結構化ASIC的途徑。
● 標準單元ASIC：目前大部分ASIC是使用程式庫中的不同大小的
標準單元設計的，這類晶片一般稱作基於單元的積體電路（Cell-
based Integrated Circuits, CBIC）。在設計者一級，程式庫包括不
同複雜程度的邏輯元件，如SSI邏輯塊、MSI邏輯塊、資料通道模
組、記憶體、IP以及系統級模組。程式庫還包含每個邏輯單元在矽
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晶圓的完整布局，使用者只需利用EDA軟體工具與邏輯塊描述打交
道即可，完全不必關心電路布局的細節。在標準單元布局中，所有
擴散、接觸點、過孔、多晶通道及金屬通道都已完全確定，當該單
元用於設計時，通過EDA軟體產生的網表檔將單元布局塊「黏貼」
到晶片布局之上的單元行上。標準單元ASIC設計與FPGA設計開發
的流程相似。
● 全定制晶片：全定制晶片中，在針對特定製程建立的設計規則下，
設計者對於電路的設計有完全的控制權，如線的間隔和電晶體大
小的確定。該領域的一個例外是混合信號設計，使用通信電路的
ASIC可以定制設計其類比部分。
3. 混合ASIC
混合ASIC（不是指數位─類比混合ASIC）主要指既具有用戶導向的
FPGA可程式功能和邏輯資源，同時也含有可方便呼叫和配置的硬體標準
單元模組，如CPU、RAM、ROM、硬體加法器、乘法器、鎖相迴路等。
Xilinx、Atmel和Altera公司已經推出了這方面的元件，如Virtex-4系列、
Excalibur（含ARM核）和Stratix II系列等。混合ASIC為SOC和SOPC的設
計實現提供了便捷的途徑。
1.3　VHDL
硬體描述語言HDL是EDA技術的重要組成部分，常見的HDL主要有
VHDL、Verilog HDL、ABEL、AHDL、SystemVerilog和SystemC。
其中VHDL、Verilog在現在的EDA設計中使用最多，也擁有幾乎所有
主流EDA工具的支持，而SystemVerilog和SystemC還處於改善過程中。本
書將重點介紹VHDL的編程方法和使用技術。
VHDL的英文全名是VHSIC（Very High Speed Integrated Circuit）
Hardware Description Language，於1983年由美國國防部（DOD）發起創
建，由IEEE（The Institute of Electrical and Electronics Engineers）進一步
發展，並在1987年作為「IEEE標準1076」發布。從此，VHDL成為硬體
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描述語言的業界標準之一。自IEEE公布了VHDL的標準版本（IEEE Std
1076）之後，各EDA公司相繼推出了自己的VHDL設計環境，或宣布自己
的設計工具支持VHDL。此後，VHDL在電子設計領域得到了廣泛應用，
並逐步取代了原有的非標準硬體描述語言。
VHDL作為一個規範語言和建模語言，隨著它的標準化，出現了一些
支援該語言的行為模擬器。由於創建VHDL的最初目標是用於標準文件的
建立和電路功能描述，其基本想法是在高層次上描述系統和元件的行為。
但到了20世紀90年代初，人們發現，VHDL不僅可以作為系統描述的建模
工具，而且可以作為電路系統的設計工具，可以利用軟體工具將VHDL來
源碼自動地轉化為文字方式表達的基本邏輯元件連接圖，即網表檔。這種
方法顯然對於電路自動設計是一個極大的推進。很快地，電子設計領域出
現了第一個軟體設計工具，即VHDL邏輯合成器，它可以標準地將VHDL
的部分語句描述轉化為具體電路實現的網表檔。
1993年，IEEE對VHDL進行了修訂，從更高的抽象層次和系統描
述能力上擴展了VHDL的內容，公布了新版本的VHDL，即IEEE標準的
1076-1993版本。現在，VHDL和Verilog作為IEEE的工業標準硬體描述語
言，得到眾多EDA公司的支援，在電子工程領域，已成為事實上的通用
硬體描述語言。現在公布的最新VHDL標準版本是IEEE 1076-2002。
VHDL語言具有很強的電路描述和建模能力，能從多個層次對數位系
統進行建模和描述，因此簡化了硬體設計任務，提高了設計效率和可靠
性。
VHDL具有與具體硬體電路無關和與設計平臺無關的特性，並且具有
良好的電路行為描述和系統描述的能力，並在語言易讀性和層次化、結構
化設計方面，表現了強大的生命力和應用潛力。因此，VHDL在支援各種
模式的設計方法，如自上向下與由下向上或混合方法方面，以及在面對當
今許多電子產品生命週期的縮短，需要多次重新設計以融入最新技術、改
變製程等方面都表現出了良好的適應性。用VHDL進行電子系統設計的一
個很大的優點是設計者可以專心致力於其功能的實現，而不需要對不影響
功能的與製程有關的因素花費過多的時間和精力。
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1.4　EDA的優勢
在傳統的數位電子系統或IC設計中，手工設計占了較大的比例。一般
都是先按電子系統的具體功能要求進行功能劃分，然後對每個子模組畫出
真值表，用卡諾圖進行手工邏輯簡化，寫出布林運算式，畫出相應的邏輯
線路圖，再據此選擇元件，設計電路板，最後進行實測與除錯。手工設計
方法的缺點是：
● 複雜電路的設計，除錯十分困難。
● 由於無法進行硬體系統模擬，如果某一過程存在錯誤，查找和修改
十分不便。
● 設計過程中產生大量文件，不易管理。
● 對於IC設計而言，設計實現過程與具體生產製程直接相關，因此可
攜性差。
● 只有在設計出樣品或生產出晶片後才能進行實測。
相比之下，EDA技術有很大不同：
● 用HDL對數位系統進行抽象的行為與功能描述到具體的內部線路結
構描述，從而可以在電子設計的各個階段、各個層次進行電腦模擬
驗證，保證設計過程的正確性，可以大大降低設計成本，縮短設計
週期。
● EDA工具之所以能夠完成各種自動設計過程，關鍵是有各類程式庫
的支援，如邏輯模擬時的模擬庫、邏輯合成時的合成庫、布局合成
時的布局庫、測試合成時的測試庫等。這些程式庫都是EDA公司與
半導體生產廠商緊密合作、共同開發的。
● 某些HDL本身也是文件型的語言（如VHDL），因此簡化了設計文
件的管理。
● EDA技術中最為矚目的功能，即最具現代電子設計技術特徵的功能
是日益強大的邏輯設計模擬測試技術。EDA模擬測試技術只需通過
電腦，就能對所設計的電子系統從各種不同層次的系統性能特點完
成一系列準確的測試與模擬操作，在完成實際系統的安裝後，還能
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對系統上的目標元件進行所謂邊界掃描測試、嵌入式邏輯分析儀的
應用，這一切都提高了大規模系統電子設計的自動化程度。
● 無論傳統的應用電子系統設計得如何完美，使用了多麼先進的功能
元件，都掩蓋不了一個無情的事實，即該系統對於設計者來說，沒
有任何自主知識產權可言，因為系統中的關鍵性元件往往並非出自
於設計者之手，這將導致該系統在許多情況下的應用直接受到限
制。基於EDA技術的設計則不同，由於用HDL表達的成功的專用
功能設計在實現目標方面有很大的選擇性，它既可以用不同來源的
通用FPGA/CPLD實現，也可以直接以ASIC來實現，設計者擁有完
全的自主權，再無受制於人之虞。
● 傳統的電子設計方法至今沒有任何標準規範加以約束，因此設計效
率低、系統性能差、開發成本高、市場競爭能力小。EDA技術的設
計語言是標準化的，不會由於設計物件的不同而改變；它的開發工
具是規範化的，EDA軟體平臺支援任何標準化的設計語言；它的設
計成果是通用性的，IP核具有規範的介面協定；良好的可攜性與可
測試性，為系統開發提供了可靠的保證。
● 從電子設計方法學來看，EDA技術最大的優勢就是能將所有設計環
節納入統一的自上向下的設計方案中。
● EDA不但在整個設計流程上充分利用電腦的自動設計能力，在各個
設計層次上利用電腦完成不同內容的模擬，而且在系統板設計結束
後，仍可利用電腦對硬體系統進行完整的測試。
1.5　FPGA導向的開發流程
完整地瞭解利用EDA技術進行設計開發的流程，對於正確地選擇和
使用EDA軟體、最佳化設計專案、提高設計效率均十分有益。一個完整
的、典型的EDA設計流程既是自上向下設計方法的具體實施途徑，也是
EDA工具軟體本身的組成結構。
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10 電子設計自動化 ── EDA技術與VHDL
1.5.1　設計輸入
圖1-1所示是基於EDA軟體的FPGA開發流程圖，下面將分別介紹各設
計模組的功能特點。對於目前流行的用於FPGA開發的EDA軟體，圖1-1所
示的設計流程具有普遍性。
將電路系統以一定的表達方式輸入電腦，是在EDA軟體平臺上對
FPGA/CPLD開發的最初步驟。通常，使用EDA工具的設計輸入可分為以
下兩種類型：
1. 圖形輸入
圖形輸入通常包括原理圖輸入、狀態圖輸入和波形圖輸入等方法。
狀態圖輸入方法就是根據電路的控制條件和不同的轉換方式，用繪圖
的方法在EDA工具的狀態圖編輯器上繪出狀態圖，然後由EDA編譯器和
合成器將此狀態變化流程圖形編譯合成為電路網表。
波形圖輸入方法則是將待設計的電路看成是一個黑盒子，只需告訴
EDA工具該黑盒子電路的輸入和輸出時序波形圖，EDA工具即能據此完
成黑盒子電路的設計。
原理圖／VHDL文字編輯
合成功能模擬
邏輯合成器
FPGA/CPLD FPGA/CPLD 時序與功能
元件和電路系統適配閘級模擬
結構合成器
1.ISP方式下載 1.功能模擬
2.JTAG方式下載 FPGA/CPLD 2.時序模擬
3.針對SRAM結構的配置編程下載
4.OTP元件編程
圖1-1　FPGA的EDA開發流程
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Chapter 1　概　述 11
原理圖輸入方法是一種類似於傳統電子設計方法的原理圖編輯輸入
方式，即在EDA軟體的圖形編輯介面上繪製能完成特定功能的電路原理
圖。原理圖由邏輯元件（符號）和連接線構成，圖中的邏輯元件可以是
EDA軟體庫中預製的功能模組，如及閘、反閘、或閘、正反器以及各種
含74系列元件功能的巨集功能塊，甚至還有一些類似於IP的功能塊。
2. 硬體描述語言文字輸入
這種方式與傳統的電腦軟體語言編輯輸入基本一致，就是將使用了某
種硬體描述語言（HDL）的電路設計文字，如VHDL或Verilog的源程式，
進行編輯輸入。
1.5.2　合成
合成（Synthesis），就其字面涵義應該為把抽象的實體結合成單個或
統一的實體。因此，合成就是把某些東西結合到一起，把設計抽象層次中
的一種表述轉化成另一種表述的過程。對於電子設計領域的合成概念可以
表示為：將用行為和功能層次表達的電子系統轉換為低層次的便於具體實
現的模組組合裝配而成的過程。
事實上，設計過程中的每一步都可稱為一個合成環節。設計過程通常
從高層次的行為描述開始，以最底層的結構描述結束，每個合成步驟都是
上一層次的轉換。
(1)從自然語言表述轉換到VHDL語言演算法表述，是自然語言合成。
(2)從演算法表述轉換到暫存器傳輸級（Register Transport Level,
RTL）表述，即從行為域到結構域的合成，是行為合成。
(3)從RTL級表述轉換到邏輯閘（包括正反器）的表述，即邏輯合成。
(4)從邏輯閘表述轉換到布局表述（ASIC設計），或轉換到FPGA的配
置網表檔，可稱為布局合成或結構合成。
一般而言，合成是僅對應於HDL而言的。利用HDL合成器對設計進
行合成是十分重要的一步，因為合成過程將把軟體設計的HDL描述與硬
體結構結合，是將軟體轉化為硬體電路的關鍵步驟，是文字描述與硬體實
現的一座橋樑。合成就是將電路的高階語言（如行為描述）轉換成低階
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的，可與FPGA/CPLD的基本結構相映射的網表檔或程式。
當輸入的HDL檔在EDA工具中檢測無誤後，首先面臨的是邏輯合
成，因此要求HDL原始檔案中的語句都是可合成的。
在合成之後，HDL合成器一般都可以生成一種或多種檔案格式網表
檔，如EDIF、VHDL、Verilog等標準格式，在這種網表檔中用各自的格式
描述電路的結構，如在VHDL網表檔中採用VHDL的語法，用結構描述的
風格重新詮釋合成後的電路結構。
整個合成過程就是將設計者在EDA平臺上編輯輸入的HDL文字、原
理圖或狀態圖形描述，依據給定的硬體結構元件和約束控制條件進行編
譯、最佳化、轉換和合成，最終獲得閘級電路甚至更底層的電路描述網表
檔。由此可見，合成器工作前，必須給定最後實現的硬體結構參數，它的
功能就是將軟體描述與給定的硬體結構用某種網表檔的方式對應起來，成
為相應的映射關係。如果把合成理解為映射過程，那麼顯然這種映射不是
唯一的，並且合成的最佳化也不是單純的或一個方向的。為達到速度、面
積、性能的要求，往往需要對合成加以約束，稱為合成約束。
1.5.3　布線布局（適配）
適配器也稱結構合成器，它的功能是將由合成器產生的網表檔配置
於指定的目標元件中，使之產生最終的下載檔，如JEDEC、Jam格式的檔
案。適配所選定的目標元件必須屬於原合成器指定的目標元件系列。通
常，EDA軟體中的合成器可由專業的第三方EDA公司提供，而適配器則
需由FPGA/CPLD供應商提供，因為適配器的適配對象直接與元件的結構
細節相對應。
適配器就是將合成後網表檔針對某一具體的目標元件進行邏輯映射操
作，其中包括底層元件配置、邏輯分割、最佳化、布局布線操作。適配完
成後可以利用適配所產生的模擬檔案作精確的時序模擬，同時產生可用於
編程的檔案。
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1.5.4　模擬
在編程下載前必須利用EDA工具對適配生成的結果進行模擬測試，就
是所謂的模擬。
模擬就是讓電腦根據一定的演算法和一定的模擬庫對EDA設計進行模
擬，以驗證設計，排除錯誤。模擬是在EDA設計過程中的重要步驟。圖
1-1所示的時序與功能閘級模擬通常由PLD公司的EDA開發工具直接提供
（當然也可以選用第三方的專業模擬工具），它可以完成兩種不同級別的
模擬測試：
● 時序模擬。就是接近真實元件運行特性的模擬，模擬檔中已包含了
元件硬體特性參數，因而模擬精確度高。但時序模擬的模擬檔必須
來自針對具體元件的適配器。合成後所得的EDIF等網表檔通常作
為FPGA適配器的輸入檔，產生的模擬網表檔中包含了精確的硬體
延遲資訊。
● 功能模擬。是直接對VHDL、原理圖描述或其他描述形式的邏輯功
能進行測試模擬，以瞭解其實現的功能是否滿足原設計要求的過
程。模擬過程不涉及任何具體元件的硬體特性。不經歷適配階段，
在設計專案編輯編譯（或合成）後即可進入閘級模擬器進行模擬測
試。直接進行功能模擬的好處是設計耗時短，對硬體庫、合成器等
沒有任何要求。
1.5.5　下載和硬體測試
把適配後生成的下載或配置檔，通過編程器或編程電纜向FPGA或
CPLD進行下載，以便進行硬體除錯和驗證（Hardware Debugging）。
通常，將對CPLD的下載稱為編程（Program），對FPGA中的SRAM
進行直接下載的方式稱為配置（Configure），但對於反熔絲結構和Flash
結構的FPGA的下載和對FPGA的專用配置ROM的下載仍稱為編程。
FPGA與CPLD的分類主要是根據其結構特點和工作原理進行。通常
分類方法有以下幾種：
● 以乘積項結構方式構成邏輯行為的元件稱為CPLD，如Lattice的
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ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000系列和
Lattice（原Vantis）的Mach系列等。
● 以查表法結構方式構成邏輯行為的元件稱為FPGA，如Xilinx的
SPARTAN系列、Altera的FLEX10K、ACEX1K或Cyclone系列等。
當然也有從下載方式上分的。有關FPGA/CPLD下載的詳細情況將在
第2章中介紹。
最後是將含有載入了設計的FPGA或CPLD的硬體系統進行統一測
試，以便最終驗證設計專案在目標系統上的實際工作情況，以排除錯誤，
改進設計。
1.6　Quartus II 概述
本書列出的所有示例和實驗都是基於Quartus II的，其應用方法和設計
流程對於其他流行EDA工具的使用具有一定的典型性和普遍性，所以在
此對它作一些介紹。
Quartus II是Altera提供的FPGA/CPLD開發整合環境，Altera是世界最
大的可程式邏輯元件供應商之一。Quartus II在21世紀初推出，是Altera前
一代FPGA/CPLD整合開發環境MAX+plus II的更新代換產品，其介面良
好，使用便捷。在Quartus II上可以完成1.5節所述的整個流程，它提供了
一種與結構無關的設計環境，使設計者能方便地進行設計輸入、快速處理
和元件編程。
Altera的Quartus II提供了完整的多平臺設計環境，能滿足各種特定設
計的需要，也是可程式系統晶片（SOPC）設計的合成性環境和SOPC開發
的基本設計工具，並為Altera DSP開發套件進行系統模型設計提供了整合
合成環境。Quartus II設計工具完全支援VHDL、Verilog的設計流程，其內
部嵌有VHDL、Verilog邏輯合成器。Quartus II也可以利用第三方的合成工
具，如Leonardo Spectrum、Synplify Pro、FPGA Compiler II，並能直接呼
叫這些工具。同樣，Quartus II具備模擬功能，同時也支援第三方的模擬
工具，如ModelSim。此外，Quartus II與MATLAB和DSP Builder結合，可
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以進行基於FPGA的DSP系統開發和數位通信模組的開發。
Quartus II包括模組化的編譯器。編譯器包括的功能模組有分析／合成
器（Analysis & Synthesis）、適配器（Fitter）、裝配器（Assembler）、時
序分析器（Timing Analyzer）、設計輔助模組（Design Assistant）、EDA
網表檔生成器（EDA Netlist Writer）、編輯資料介面（Compiler Database
Interface）等。可以通過選擇Start Compilation來運行所有的編譯器模組，
也可以通過選擇Start單獨運行各個模組。還可以通過選擇Compiler Tool
（Tools功能表），在Compiler Tool視窗中運行該模組來啟動編譯器模組。
在Compiler Tool視窗中，可以打開該模組的設置檔或報告檔，或打開其他
相關視窗。
此外，Quartus II還包含許多十分有用的LPM（Library of Parameterized
Modules）模組，它們是複雜或高級系統建構的重要組成部分，在SOPC
設計中被大量使用，也可與Quartus II普通設計檔一起使用。Altera提供的
LPM函數均基於Altera元件的結構做了最佳化設計。在許多實用情況中，
必須使用巨集功能模組才可以使用一些Altera特定元件的硬體功能，例如
各類片上記憶體、DSP模組、LVDS驅動器、PLL以及SERDES和DDIO電
路模組等。
圖1-2所示的上排是Quartus II編譯設計主控介面，它顯示了Quartus II
自動設計的各主要處理環節和設計流程，包括設計輸入編輯、設計分析與
合成、適配、編程檔彙編（裝配）、時序參數提取以及編程下載幾個步
驟。在圖1-2所示下排的流程圖，是與上面的Quartus II設計流程相對照的
標準的EDA開發流程。
圖形或 Analysis & Synthesis Filter Assembler

（分析與合成）（編程檔彙編）編程器
HDL編輯（適配器）
Timing Analyzer
（時序分析器）
設計輸入合成或編譯選配元件下載
模擬
圖1-2　Quartus II設計流程
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Quartus II編譯器支援的硬體描述語言有VHDL（支援VHDL ’ 87及

VHDL’97標準）、Verilog HDL及AHDL（Altera HDL）。
Quartus II支援層次化設計，可以在一個新的編輯輸入環境中對使用
不同輸入設計方式完成的模組（元件）進行呼叫，從而解決了原理圖與
HDL混合輸入設計的問題。在設計輸入之後，Quartus II的編譯器將列出
設計輸入的錯誤報告。可以使用Quartus II帶有的RTL Viewer觀察合成後的
RTL圖。
1.7　IP核
IP就是知識產權核或知識產權模組的意思，在EDA技術和開發中具有
十分重要的地位。美國著名的Dataquest諮詢公司將半導體產業的IP定義為
用於ASIC或FPGA/CPLD中的預先設計好的電路功能模組。IP分軟IP、固
IP和硬IP。
軟IP是用VHDL等硬體描述語言描述的功能塊，但是並不涉及用什麼
具體電路元件實現這些功能。軟IP通常是以硬體描述語言HDL原始檔案的
形式出現，應用開發過程與普通的HDL設計也十分相似，只是所需的開
發軟硬體環境比較昂貴。軟IP的設計週期短，設計投入少。由於不涉及物
理實現，為後續設計留有很大的發揮空間，增大了IP的靈活性和適應性。
軟IP的弱點是在某種程度上會使後續製程無法適應整體設計，從而需要一
定程度的軟IP修正，在性能上也不可能獲得全面的最佳化。
固IP是完成了合成的功能塊。它有較大的設計深度，以網表檔的形式
提交客戶使用。如果客戶與固IP使用同一個IC生產線的單元庫，IP應用的
成功率會高得多。
硬IP提供設計的最終階段產品──光罩。隨著設計深度的提高，後續
製程所需要做的事情就越少，當然，靈活性也就越小。不同的客戶可以根
據自己的需要訂購不同的IP產品。由於通信系統越來越複雜，PLD的設計
也更加龐大，這增加了市場對IP核的需求。各大FPGA/CPLD廠商繼續開
發新的商品IP，並且開始提供「硬體」IP，即將一些功能在出廠時就固化
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在晶片中。
實際上，IP的概念早已在IC設計中使用，應該說標準單元庫
（Standard Cell library）中的功能單元就是IP的一種形式。IC生產廠商
（Foundry）為擴大業務，提供精心設計並經過製程驗證的標準單元，以
吸引IC設計公司（往往是Fabless，無生產線IC公司）成為其客戶，同時向
客戶免費提供相關的資料資料。於是IC設計師十分樂於使用成熟、最佳化
的單元完成自己的設計，這樣既可以提高效率，又可以減少設計風險。設
計師一旦以這些資料完成設計，自然也就必須要到這家Foundry去做製程
投片，這就使Foundry達到了擴大營業的目的。
標準單元使用者除與Foundry簽訂「標準單元資料不擴散協定」之
外，無須另交單元庫的使用費，因此Foundry並沒有直接獲取IP的收益，
只是通過擴大營業間接收到單元庫的IP效益，這就是IP的初級形式。
今天的IP已遠遠超出了這個程度，它已經成為IC設計的一項獨立技
術，成為實現SOC設計的技術支撐以及ASIC設計方法學中的學科分支。
從整合規模上說，現在的IP庫已經包含諸如8051和ARM、PowerPC等
微處理器、TMS 320C50等數位信號處理器、MPEG-II、JPEG等數位資訊
壓縮／解壓器在內的大規模IC模組。這些模組都曾經是具有完整功能的IC
產品，並曾廣泛用來與其他功能元件一起，在PCB上構成系統主板。如今
微電子技術已經具有在矽晶圓上實現系統整合的功能，因此這些昔日的IC
便以模組「核」（Core）的形式嵌入ASIC之中。
從設計來源上說，單純靠Foundry設計IP模組已遠不能滿足系統設計
師的要求，今天的IP庫需要廣開設計源頭，彙納優秀模組，不論出自誰
家，只要是最佳化的設計，與同類模組相比達到晶片面積更小、運行速度
更快、功率消耗更低、製程容差更大，就自然會有人願意花錢使用這個模
組的「版權」，因此也就可以納入IP庫，成為IP的一員。
目前，儘管對IP還沒有統一的定義，但IP的實際內涵已有了明確的界
定：首先，它必須是為了易於重用而按嵌入式應用專門設計的。即使是
已經被廣泛使用的產品，在決定作為IP之前，一般來說也需要再做設計，
使其更易於在系統中嵌入。比較典型的例子是嵌入式RAM，由於嵌入後
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已經不存在引線壓點（PAD）的限制，所以在分立電路中不得不採取的措
施，諸如資料線輸入輸出複用、位址資料線分時複用、資料串並轉換以及
行列等分解碼等，在嵌入式RAM中將被去除，不僅節省了晶片面積，而
且大幅提高了讀寫速度。
其次是必須實現IP模組的最佳化設計。最佳化的目標通常可用「四
最」來表達，即晶片的面積最小、運算速度最快、功率消耗最低、製程容
差最大。所謂製程容差大是指所做的設計可以經受更大的製程波動，是提
高加工成品率的重要保障。這樣的最佳化目標是普通的自動化設計過程難
以達到的，但是對於IP卻又必須達到，因為IP必須能經受得起成千上萬次
的使用。顯然，IP的每一點最佳化都將產生千百倍甚至更大的倍增效益。
因此基於電晶體級的IP設計便成為完成IP設計的重要途徑。
再次，就是要符合IP標準。這與其他IC產品一樣，IP進入流通領域
後，也需要有標準。於是在1996年以後，RAIPD（Reusable Application-
speciﬁc Intellectual-property Developers）、VSIA（Virtual Socket Interface
Alliance）等組織相繼成立，協調並制訂IP重用所需的參數、文件、檢驗
方式等形式化的標準，以及IP標準介面、內部匯流排等技術性的協定標
準。雖然這些工作已經展開了多年，也制訂了一些標準，但至今仍有大量
問題有待解決，例如，不同嵌入式處理器協議的統一、不同IP內部結構的
統一等問題。
中國在IP設計方面尚處於起步階段，但與IP的應用需求形成明顯的不
一致，這為中國未來的IP設計工程師提供了廣闊的天地。
1.8　EDA技術的發展趨勢
隨著市場需求的增長，積體製程水準及電腦自動設計技術的不斷提
高，促使單片系統，或稱系統積體晶片成為IC設計的發展方向，這一發展
趨勢表現在如下幾個方面：
● 超大型積體電路的整合度和製程水準不斷提高，深次微米（Deep-
Submicron）製程，如0.13μm、90nm已經走向成熟，在一個晶片
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上完成的系統級的整合已成為可能。
● 由於製程線寬的不斷減小，在半導體材料上的許多寄生效應已經
不能輕易地被忽略，這就對EDA工具提出了更高的要求。同時，
也使得IC生產線的投資更為巨大。可程式邏輯元件開始進入傳統的
ASIC市場。
● 市場對電子產品提出了更高的要求，如必須降低電子系統的成本、
減小系統的體積等，進而對系統的整合度不斷提出更高的要求。同
時，設計的效率也成了一個產品能否成功的關鍵因素，促使EDA工
具和IP核應用更為廣泛。
● 高性能的EDA工具得到長足的發展，其自動化和智慧化程度不斷提
高，為嵌入式系統設計提供了功能強大的開發環境。
● 電腦硬體平臺性能大幅度提高，為複雜的SOC設計提供了物理基
礎。
但現有的HDL語言只是提供行為級或功能級的描述，尚無法完成對
複雜的系統級的抽象描述。人們正嘗試開發一種新的系統級設計語言來
完成這一工作，現在已開發出更趨於電路行為級的硬體描述語言（如
SystemC）SystemVerilog及系統級混合模擬工具，可以在同一個開發平臺
上完成高階語言，如C/C++等，與標準HDL語言（Verilog HDL、VHDL）
或其他更低層次描述模組的混合模擬。雖然用戶用高階語言編寫的模組尚
不能自動轉化成HDL描述，但作為一種針對特定應用領域的開發工具，
軟體供應商已經為常用的功能模組提供了豐富的巨集單元庫支援，可以方
便地建構應用系統，並通過模擬加以最佳化，最後自動產生HDL代碼，
進入下一階段的ASIC實現。
此外，隨著系統開發對EDA技術的目標元件各種性能要求的提高，
ASIC和FPGA將更大程度地相互融合。這是因為雖然標準邏輯ASIC晶片
尺寸小、功能強大、耗電小，但設計複雜，並且有批量生產要求；可程式
邏輯元件開發費用低廉，能在現場進行編程，但卻體積大、功能有限，
而且功耗較大。因此，FPGA和ASIC正在匯合到一起，互相融合，取長補
短。由於一些ASIC製造商提供具有可程式邏輯的標準單元，可程式元件
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製造商重新對標準邏輯單元發生興趣，而有些公司採取兩頭並進的方法，
使得市場開始發生變化，在FPGA和ASIC之間正在誕生一種「雜交」產
品，以滿足成本和上市速度的要求。例如，將可程式邏輯元件嵌入標準單
元。
儘管將標準單元核與可程式元件整合在一起並不意味著使ASIC更加
便宜，或使FPGA更加省電。但是，可使設計人員將二者的優點結合在一
起，通過去掉FPGA的一些功能，可減少成本和開發時間並增加靈活性。
當然，現今也在進行將ASIC嵌入可程式邏輯單元的工作。目前，許多
PLD公司開始為ASIC提供FPGA內核。PLD廠商與ASIC製造商結盟，為
SOC設計提供嵌入式FPGA模組，使未來的ASIC供應商有機會更快地進入
市場，利用嵌入式內核獲得更長的市場生命期。
例如，在實際應用中使用所謂可程式系統級積體電路（FPSLIC），
即將嵌入式FPGA內核與RISC微控制器組合在一起形成新的IC，廣泛用於
電信、網路、儀器儀錶和汽車中的低功耗應用系統中。當然，也有PLD廠
商不把CPU的硬核直接嵌入在FPGA中，而使用了軟IP核，並稱之為SOPC
（可程式系統晶片），這也可以完成複雜電子系統的設計，只是代價將相
對提高。
在新一代的ASIC元件中留有FPGA的空間。如果希望改變設計，或者
由於開始的工作中沒有條件做足夠的驗證測試，稍後也可以根據要求對它
編程，有了一定再修改的自由度。ASIC設計人員將這種小的可程式邏輯
內核用於修改設計問題，輕易地降低了設計風險。增加可程式邏輯的另一
個原因是，考慮到設計產品的許多性能指標變化太快，特別是通信協定，
因此為已經完成設計並投入應用的IC留有多次可自由更改的功能是十分有
價值的，這在通信領域中的晶片設計方面尤為重要。
現在，傳統ASIC和FPGA之間的界限正變得模糊，系統級晶片不僅整
合RAM和微處理器，也整合FPGA。整個EDA和IC設計工業都朝這個方向
發展，這並非是FPGA與ASIC製造商競爭的產物，而對於用戶來說，則意
味著有了更多的選擇。
或來電(02)2705-5066
電子設計自動化：EDA技術與VHDL／潘松、
黃繼業著. －－初版.－－臺北市：五南,
2007.09
　面；　公分
參考書目
ISBN 978-957-11-4896-0 (平裝)
1.電路 2.設計 3.VHDL(電腦硬體敘述語言)
448.62 96016205
5D96
電子設計自動化
──EDA技術與VHDL
作　　者 ─ 潘松　黃繼業
校　　訂 ─ 林穎宏
發行人 ─ 楊榮川
總　　編 ─ 龐君豪
主　　編 ─ 穆文娟
責任編輯 ─ 蔡曉雯
文字編輯 ─ 李敏華
封面設計 ─ 鄭依依
出版者 ─ 五南圖書出版股份有限公司
地　　址：106台北市大安區和平東路二段 3 3 9 號 4 樓
電　　話：(02)2705-5066　　傳　　真：(02)2706-6100
網　　址：http://www.wunan.com.tw
電子郵件：wunan＠wunan.com.tw
劃撥帳號：0 1 0 6 8 9 5 3
戶　　名：五南圖書出版股份有限公司
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電　　話：(04)2223-0891　　傳　　真：(04)2223-3549
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電　　話：(07)2358-702　　傳　　真：(07)2350-236
版權聲明法律顧問　得力商務律師事務所　張澤平律師
本書中文繁體字由清華大學出版社授權，五南圖書出版股份出版日期　2 0 0 7 年 9 月初版一刷
有限公司在台灣地區發行。
定　　價　新臺幣 6 9 0 元
本書原版由清華大學出版社出版。尊重著作翻印必究。
※版權所有．欲利用本書內容，必須徵求本公司同意※
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Chapter 4　Quartus II使用方法

4.5　In-System Memory Content Editor應用　185

Chapter 6　16位元CISC CPU設計

Chapter 9　DSP Builder設計初步

Chapter 10　DSP Builder設計深入

圖形或 Analysis & Synthesis Filter Assembler

Quartus II編譯器支援的硬體描述語言有VHDL（支援VHDL ’ 87及

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