CUESTIONARIO DE 2 DEPARTAMENTAL

ARQUITECTURA DE COMPUTADORAS
1. Defina Pipeline en un procesador, es lo mismo que segmentacin de
instrucciones?
R= es una tcnica de implementacin por medio de la cual se puede
traslapar la ejecucin de instrucciones. Al llegar una instruccin al
procesador tiene que pasar por diversas etapas que trabajan al mismo
tiempo pero con diferentes instrucciones. El pipeline est compuesto por
una lista de segmentos lineales y secuenciales en donde cada segmento
lleva a cabo una tarea o un grupo de tareas computacionales, siendo lo
mismo que segmentacin de instrucciones
2. Qu tipos de Pipeline hay? Explique sus caractersticas
R=
Pipeline Aritmticos: La ALU de un computador se puede dividir
para hacer operaciones de pipeline en varios formatos
Pipeline de Instruccin: la ejecucin de un flujo de instrucciones
puede hacerse de forma de pipeline, superponiendo la ejecucin
de la instruccin actual con las acciones de levantar, decodificar
instrucciones y levantar operandos
Pipeline de procesador: procesamiento del mismo flujo de datos
por una cascada de procesadores, cada uno de los cuales procesa
una tarea especifica
3. Qu tipos de Pipelines de instruccin hay? Explique sus caractersticas
R=
Pipeline lineales: formado por un conjunto de etapas conectadas
en cascada, sin bucles de realimentacin de datos
Pipeline no lineales: son aquellos en donde puede existir bucles
hacia delante o hacia atrs
Pipeline esttico: realizan una ruta fija sobre un conjunto de
funciones o datos de entrada
Pipeline dinmico: realizan diferentes rutas sobre un conjunto de
funciones o datos de entrada
Pipeline unifuncional: aquel que tiene una sola funcin, y dedicada
Pipeline multifuncional: puede efectuar varias funciones, por
medio de interconexiones de varios subconjuntos de etapas en el
pipeline, ya sea en diferentes momentos o al mismo tiempo.
4. Cmo se mejora el rendimiento un procesador cuando este es
segmentado con respecto a uno no segmentado? Explique y apyese de
esquemas.
R= La segmentacin permite a un procesador solapar la ejecucin de
varias instrucciones de tal modo que puedan ejecutarse en el mismo
periodo de tiempo, mientras que en el no segmentado se ocupan ms
ciclos de los cuales mientras una instruccin estn en una etapa, las
otras etapas estn desocupadas

Ilustracin 1Procesador no segmentado

Ilustracin 2 Procesador segmentado

En este ejemplo se observa cmo es que en el procesador no segmentado se

utilizan 16 ciclos para poder realizar las 4 instrucciones, mientras que en el
segmentado se utilizan de sol 7 ciclos. El rendimiento es mucho mejor.
5. Cuntas etapas tiene un procesador segmentado?
R=
Fetch: bsqueda de instruccin
Instruction Decode: interpretacin de la instruccin
Execute: ejecucin de la instruccin
Write-Back: escritura de resultados
6. En cunto tiempo reduce la obtencin de resultados un procesador
segmentado lineal ideal, de acuerdo al nmero de etapas, con respecto
a uno no segmentado?, Establezca una relacin de esto en una ecuacin
generalizada.
R= Al tener un procesador no segmentado se tiene que pasar por todas
las etapas sin que al mismo tiempo haya otra instruccin en proceso, por
lo que el tiempo en ciclos tarda mucho ms para dar un resultado. En
cambio, un procesador segmentado al llenarse todas las etapas con las
instrucciones, la salida de resultados es en menor tiempo.
Procesador segmentado= 1/k
7. Por qu surgen los Pipeline no lineales? Qu ventajas ofrecen con
respecto a un lineal?
R= Surgen a partir de la naturaleza de las instrucciones pues para su
ejecucin depender de las instrucciones que siguen
8. Qu es el cauce de de un pipeline?, Qu son burbujas?

R= el cauce es el mismo camino que pasa cada instruccin por cada

etapa y las burbujas son aquellos espacios tiempo vacos en donde no se
realiza ninguna accin
9. Un Pipeline Multifuncional debe ser dinmico?, Un Pipeline Dinmico
debe ser multifuncional?
R= Un pipeline Dinmico debe ser multifuncional ya que permite
distintas configuraciones funcionales existiendo simultneamente. Un
pipeline Multifuncional tambin puede ser esttico por lo que no debe
ser siempre dinmico
10.Qu ventajas ofrece un Pipeline multifuncional?, Y uno dinmico?,
Cul es ms difcil de implantar?
R= Un pipeline multifuncional y uno dinmico ofrece la ventaja de tener
una mayor eficiencia y un mayor throughput al momento en que en un
proceso pues se puede tener el hecho de realizar ms funciones/rutas al
mismo tiempo. Los dos son ms difciles de implantar en comparacin de
un pipeline unifuncional o esttico
11.Cul es el efecto en el tiempo del ciclo segmentado cuando ms
aumenta el nmero de etapas?, existe un lmite?
R= Al aumentar las etapas se tiene un tiempo de registro ms
significativo, es decir, se realiza en menos tiempo cuando se ejecutan
ms etapas, teniendo una mayor eficiencia
12.Obtenga, mediante el mtodo formal, obtenga las prestaciones del
siguiente procesador segmentado, dando su clasificacin y
justificndola. Despus de obtenidos los datos de prestaciones,
compararlo con los obtenidos en el mtodo informal:
S4
S3
S2
S1 A
A
Pipeline no lineal, esttico y unifuncional

A
A
A

Mtodo Formal
- Tenemos un vector de 11000
- Haciendo un corrimiento a la izquierda
11000
10000 latencia 1
00000 latencia 2
Aplico OR
11000
00000
11000 En la latencia 2 se obtienen menos colisiones
S4
A
S3
S2
A
S1
A
A
B
B
1
2
3
4

B
A
B
C
5

C
B
C

C
6

[ .
.
Secuencias
o SL=<2T, 2T>
o SP=2T
o Ciclo estable=4T
Porcentaje de utilizacin
o

E 1=

4T
x 100=100
4T

E 2=

2T
x 100=50
4T

E 3=

1T
x 100=25
4T

E 1=

2T
x 100=50
4T

S 4=

(3)(5)
=3.75
4T

Eficiencia
o

. ]

Speed Up
o

E 4=

3.75
=0.93
4

Throughput
o

TH 4=

4T
=4
1

Es lo mismo en el mtodo informal, incluso las latencias en que se ubicar la

siguiente funcin en la tabla de reserva, por lo que en este caso nuestros datos
son los mismos
13.Qu son los hazards en un Pipeline?, Qu tipos hay?
R= son aquellos que limitan la habilidad del cauce para ejecutar
instrucciones a la frecuencia mxima.
Dependencias de datos
Dependencias de control
Dependencias estructurales
14.Estos se dan en los procesadores no segmentados?, Por qu?
R= No se da en los procesadores no segmentados debido a que una sola
instruccin pasa por todas las etapas para un resultado, asi que no hay
dems instrucciones ocupando otras etapas del proceso por lo que no se
tienen que desechar
15. Para el siguiente segmento de cdigo, indique los tipos de dependencias
que tiene y con que operandos se dan (imagine un procesador
segmentado):
MOV A,B

MOV C, A RAW

RR A WAR

STA 2020 WAW

ADD BWAW

LDA 2040RAW

RR A WAW

RL AWAR

SUB C WAW

RLA WAW

AND A,#0FFh WAW

STA 2045WAW

Tiene dependencias de datos, en los cuales se dan en los registros.

Podemos ver que en el operando A se hace uso en dos etapas
16.Escriba un programa en 8051 (y suponga que es segmentado) que
realice las siguientes operaciones y disminuya las dependencias
mediante scoreboarding y reordenacin de cdigo:

k=

( ac+bd ) ( fglp )
(2 n1)

Suponga que los datos contenidos en a,c,b,d,f,g,l,p,n se encuentran en

distintas localidades de memoria.
Mov R7,#3
Mov B,@R7
AND AB
MOV B,#2
Mov R7,A
Mov A,@R1
MUL A8
ADD A,R7
Mov R0,R2
Mov A,@R2
MOV B,@R3
MUL AB
MOV R2,A
MOV A,@R4
17.Cmo funcionan las dependencias de

MOV B,@R5
MUL AB
MOV R4,A
Mov A,@R2
SUBB A,@R4
MOV @R2,A
MOV A,@R0
SUBB A,@R2
Mov R4,A
Mov A,@R6
ADD A,@R6
DEC A
DIV A,@R4
control?, Qu tipos hay? Explique

y apyese de esquemas.
18.R= son aquellas que se dan en los saltos (condicionales o no
condicionales) debido a que el clculo de una instruccin de salto se
har despus de que la instruccin que segua ya fue cargada
Cola de instrucciones
Branch Delay
Prediccin de salto (esttico y dinmico)
19.Escriba un programa para el 8051 (y suponga que es segmentado), que
sense de manera continua el bit 3 del puerto 3 y de obtenga una de las

dos salidas, de acuerdo a la siguiente tabla, en 8 LEDs conectados al

puerto 2 del mismo:
20. P3.3
22. 1
24. 0

21. P2
23. 4 LEDs encendidos y 4 LEDs
apagados, de manera fija
25. 8 LEDs parpadeando de manera
continua

26.
27.Y con el cdigo obtenido observe e indique donde se daran los hazards
de control y disminyalos mediante la solucin de branch delay.
28.
29.
30.
31.
32.
33.
34.
35.
36.
37.
38.
39.

ORG 0x000h
Ciclo:
Jnb p3.3,cero
Mov A,#0F0H
Mov P2,A
Jmp ciclo
Cero:
Mov A,#oFFH
Mov P2,A
Call retardo
Mov A,#00H

40.
41.
42.
43.
44.
45.
46.
47.
48.
49.
50.
51.

Mov P2,A
Call retardo
Jmp ciclo
Retardo:
Mov R4,#10H
D2: mov R5,#0FFH
D1: djnz R5,D1
Djnz R4, D4
RET
END

52.Del anterior, Cmo funcionara con una cola de instrucciones?,

Importara de que tamao es esta?, Cmo?
53.R=La cola de instrucciones funcionaria de manera que guardar las
direcciones de memoria donde habr un salto. Entre ms grande sea el
tamao de la cola, ms probabilidad hay de tener el dato requerido.
54.Cmo funcionara con prediccin de salto esttico para este?, Y como
con la prediccin de salto dinmica?
55.R= Va a saber a dnde saltar por que no se tiene la instruccin jb, en
caso de tenerlo, las dependencias se reduciran a un 50% de manera
que solamente puede que sea un 0 o 1. No funcionaria porque es un
salto condicional, por lo que no siempre obtendr la misma respuesta.
56.Con la prediccin de salto dinmica funcionaria bien porque al no ser
muy largo el

cdigo

y no tener demasiadas funciones, basara su

respuesta en el historial, ajustndose al tipo de salto

57.