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Computadora analgica:
Las magnitudes continuas son directamente proporcional a los datos.
Solo representan nmeros.
Se construye en funcin del problema.
Computadora digital:
Utiliza magnitudes discontinuas, 2 estados (sistema binario)
Procesan cualquier tipo de informacin (letras, nmeros y/o smbolos)
La computadora digital es mejor que la analgica en:
1- Facilidad y capacidad de almacenamiento.
2- Precisin de la representacin numrica.
3- Comodidad de uso.
4- Posibilidad de tratar informacin NO numrica.
Computadora digital de programa exterior:
Compuesta por:
- Unidades de entrada
- Memoria central
- Memoria auxiliar
- Unidad aritmtica lgica
- Unidades de salida
- Unidad de control
La estructura del tipo DE BABBAGE, el programa se guarda en un soporte continuo de
progresin secuencial.
Pasos que realiza:
1) Lee el programa
2) Interpreta la instruccin
3) Ordena la ejecucin
4) Lee la prxima instruccin
Inconvenientes:
a. La ruptura de secuencia (toma de decisin) era difcil de implementar.
b. Los tiempos de respuesta eran de distintos tipos:
tiempo de ejecucin -> nano o pico segundos
Dispositivos electromecnicos -> segundos o microsegundos
Computadora digital de programa registrado:
Introduce 2 conceptos:
1- Programa registrado
2- Ruptura de secuencia
Consiste en almacenar el programa en memoria para mejorar tiempos de lectura y ejecucin
de instrucciones y para realizar salto condicional o ruptura de secuencia.
Caractersticas:
Las unidades son:
o Unidad de control
o Unidad aritmtica lgica
o Memoria
o Recursos de E/S
Los programas y datos comparten la misma memoria.
El procesador central (UC+UAL) determina las acciones leyendo las
instrucciones.
Memoria RAM:
Memoria principal.
Memoria auxiliar:
Expresa el tamao de los perifricos de almacenamiento.
Ancho de Banda:
Caudal de informacin capaz de trasmitir
MIPS:
Microinstruccin por segundo, velocidad de ejecucin de las instrucciones.
Test sinttico:
Comparar computadoras de distintos fabricantes.
Seales de telecomunicaciones
Redes analgicas
Redes digitales
Seales analgicas: representada por funciones que pueden tomar valores infinitos.
Seales digitales: representadas por funciones que pueden tomar valores finitos en
cualquier intervalo de tiempo.
Los sistemas de comunicaciones trasmiten seales inteligentes.
Sistema analgico:
Las seales contienen informacin en la propia forma de onda que se transmite.
Sistema digital:
Las seales transmitidas contienen informacin en la codificacin de pulsos que se
transmiten.
Hay servicios que son desde que se originan hasta que se reciben tpicamente
analgicos o tpicamente digitales.
Transmisin de seales:
una fuente y un sumidero
trasductores en ambos extremos
medio de comunicacin
En el futuro los medios sern digitales porque el problema de los medios analgicos
es el RUIDO.
Requisitos:
medio o soporte donde almacenar datos, estados de energa
(medible/cambia/detectable)
trasductor de escritura
trasductor de lectura
mecanismo de diraccionamiento
Situaciones:
Duradera: se mantiene en forma permanente (no voltil)
Voltil: la informacin desaparece si no se administra energa.
Con refresco: recarga peridica para evitar la perdida de informacin
De lectura destructiva: la lectura implica el borrado la informacin.
Permanente:(o solo lectura) contienen siempre lo mismo informacin (ROM)
Unidad de organizacin: es la palabra (unidad natural)
Unidad de direccionamiento: en algunos sistemas es la palabra y en otros sistemas se
permite direccionar a nivel de BYTES. 2 elevado a la A = N, donde A es la longitud
de palabra y N las unidades direccionables.
Unidad de transferencia: Nmero de bits que se leen o escriben a la vez en la
memoria principal.
Tipos de memoria segn el acceso:
Secuencial:
La memoria se organiza en unidades de datos llamados REGISTROS.
El acceso debe realizarse con una secuencia lineal especfica.
Se utiliza un mecanismo de lectura / escritura que va pasando de la posicin inicial a la
deseada pasando por cada registro y obviando cada registro intermedio para acceder al
registro, ejemplo UNIDADES DE CINTA.
Directo:
Mecanismo de lectura / escritura, para los registros tiene una direccin, ejemplo
UNIDADES DE DISCO.
Aleatorio:
Se puede seleccionar cualquier posicin en forma aleatoria y se direcciona y accede
directamente, ejemplo MEMORIA PRINCIPAL.
Por Contenido:
Es del tipo aleatorio, permite comparar ciertas posiciones de bits dentro de una palabra.
Tiempo de acceso
En las memorias de acceso aleatorio es el tiempo que tarda en hacer una lectura /
escritura.
Lectura: N*TL ciclo de lectura: TL+TRL (tiempo de regeneracin de lectura)
Escritura: TE ciclo de escritura: TE+TRE
Tiempo de ciclo de memoria (aleatoria)
Ciclo RMW consiste en hacer una operacin de lectura luego de una escritura.
El tiempo total RMW=TL+TRL+TE+TRE
Velocidad de transferencia
Velocidad que se puede transferir datos, a o desde una unidad de memoria.
TN=TA+N/VTR
TN: tiempo medio de E/L en N bits
TA: tiempo de acceso medio
N: Nro. de bits
VTR: velocidad de transferencia (bit por segundo)
Jerarqua de Memoria
Regis
tros
Memoria
Asociativa
Cache
Memoria Central
Costo
Velocidad
Capacidad
Memoria Central
Lectura/Escritura (RAM)
Esttica: SRAM
Dinmica o con refresco: DRAM
Dinmica para grficos: VRAM
ROM
PROM
EPROM
EEPROM
Registro base:
Pequea memoria que contiene una direccin absoluta, que permite calcular la direccin
efectiva.
Decodificador:
Decodifica el cdigo de operacin y las condiciones de direccionamiento, el resultado lo
enva al secuenciador.
Secuenciador:
Rene el resultado del decodificador con las seales recibida de los dispositivos de la
computadora y genera microinstrucciones.
El secuenciador no es controlado por nadie, solo debe saber cuando y donde enviar una
micro orden.
Estado de la maquina:
Es el conjunto de seales recibida de los dispositivos de maquina. (1 bit por dispositivo)
El secuenciador cumple una secuencia de pasos para ejecutar una microinstruccin, de aqu
surge su nombre, es el centro del equipo, sin el no funcionaria.
Puede ser: SINCRONICO o ASINCRONICO
Secuenciador sincrnico:
Conocen el tiempo de respuesta de los dispositivos, si son 2 microinstrucciones pasa la
segunda a la cach y si son 3 pasa las 2 ultimas a la cach y crea una cola de espera llamada
MEMORIA DEL PROCESADOR.
Secuenciador asincrnico:
El dispositivo le avisa al secuenciador cuando esta disponible, las nuevas
microinstrucciones forman una cola de espera. Son mas RAPIDOS.
De acuerdo al secuenciador, las computadoras pueden ser: SINCRONICAS,
ASINCRONICAS o PARCIALMENTE ASINCRONICAS.
Las parcialmente asincrnicas, tiene un secuenciador asincrnico central y un conjunto de
secuenciadores sincrnicos que manejan un nmero de dispositivos c/u.
Hay otra clasificacin de secuenciadores: CABLEADO o MICROPROGRAMADO.
Conceptos:
Circuito combinacional:
una o mas entradas
calcula una o varias salidas determinada/s por la/s entrada/s.
Circuito secuencial:
una o mas entradas
calcula una o varias salidas determinada/s por la/s entrada/s y el tiempo.
Secuenciador cableado:
Formado por circuitos SECUENCIALES (dependen de la entrada y del tiempo), es mas
rpido porque no existe microprograma.
Secuenciador microprogramado:
Esta conectado con una unidad de memoria que esta dentro de la UC.
En esta unidad de memoria estn los microprogramas formado por las microinstrucciones.
Esta memoria se llama MEMORIA DE MICROPROGRAMA o MEMORIA DE
CONTROL.
La unidad aritmtica:
Realiza las operaciones para obtener la memoria efectiva.
Registro Indice:
Utilizada por las instrucciones con direccionamiento indexado, su contenido se suma a la
direccin que esta en la instruccin.
Registro de fases y perodos:
Es un contador que se incrementa con los pulsos del reloj.
Diferencia los perodos y fases de las instrucciones.
La Unidad de Control es un traductor (circuito combinacional) que recibe:
Cd. de Operacin + Perodo + Estado = SEAL DE CONTROL
Modelo de la Unidad de Control
Caractersticas:
- Cdigo de operacin de 8 bits
- 32 perodos por instruccin como mximo
- 16 perodos por instruccin como media
- Del orden de 150 seales de control
Entradas:
Cdigo de operacin
Registro (registro fase), que es el perodo
Resultado del comparador 1 bit (estado)
Funcionamiento de la computadora:
La funcin bsica es la ejecucin de programas (conjunto de instrucciones almacenadas en
memoria).
La CPU se encarga de ejecutar las instrucciones, el procesamiento de una instruccin tiene
2 etapas: fase de bsqueda y fase de ejecucin => CICLO DE INSTRUCCIN.
Flujo de datos: la secuencia de eventos en un ciclo de instruccin depende de la CPU.
Segmentacin de instrucciones:
FI: fetch instruction lee la siguiente instruccin
DI: decode instruction decodifica la instruccin
CO: calculate operands Calcula operandos
FO: fetch operands Capta operandos
EI: execute instruction ejecuta instruccin
WO: write operand escribe operando
BHT: branch history table (tabla histrica de saltos) o buffer de destino de saltos.
Salto retardado: reordena automticamente las instrucciones de un programa.
Estados del procesador:
- Activo: la CPU esta ejecutando una instruccin.
- En espera: la CPU no esta ejecutando nada.
- Supervisor: el procesador puede ejecutar la totalidad de las instrucciones
privilegiadas y las no privilegiadas.
- Problema: la CPU solo tiene permitido el uso de las instrucciones NO privilegiadas.
- Enmascarado: la CPU esta impedido de atender una interrupcin.
- Desenmascarado: la CPU atiende cualquier solicitud de interrupcin.
Diagrama de estados:
Clculo de la direccin de la instruccin (IAC)
Captacin de instruccin (IF)
Decodificacin de la operacin indicada en la instruccin (IOD)
Clculo de la direccin del operando (OAC)
Captacin de operando (OF)
Operacin con los datos (DO)
Almacenamiento de operando (OS)
Desarrollo de una instruccin:
Fase de bsqueda de la instruccin en la Memoria Central:
o La UC ordena la transferencia del contenido del registro de prxima
instruccin hacia el registro de direccin de memoria.
Movimiento de datos
Aritmtica y lgicas sencillas
Bifurcaciones
Transmisin de paquete
Intervalo de reconocimiento
Reconocimiento
Intervalo de subaccin
Ordenes de E/S: son las que la CPU enva al mdulo E/S al ejecutar las instrucciones.
Cada dispositivo tiene asociado un identificador nico o direccin.
La forma de la instruccin depende de la manera de direccionar los dispositivos.
Cuando la CPU enva una orden de E/S y cada ME/S debe determinar si la orden es par el
por la direccin que trae la orden.
Cuando la CPU, la memoria principal y las E/S comparten el mismo bus.
Hay 2 modos de direccionamiento:
asignado en memoria
aislado
Asignado en memoria:
- Existe un nico espacio de direcciones para las posiciones de memoria y los
dispositivos E/S.
- La CPU considera a los registros de estado y de datos de los ME/S como posiciones
de memoria.
- Utiliza las mismas instrucciones maquina para acceder a la memoria o alos
perifricos.
- Se necesita 1 lnea de lectura y 1 de escritura en el bus.
E/S aislada:
- cuando el bus dispone de lneas de lectura / escritura en memoria junto a las ordenes
de E/S, las lneas de ordenes especifican si la direccin es una posicin de memoria
o un dispositivo E/S.
La mayor parte de las CPU disponen de un conjunto grande de instrucciones distintas para
acceder a memoria, si se utiliza E/S aislada, slo existen unas pocas.
Ventaja de la E/S asignada en memoria: muchas instrucciones.
Desventaja de la E/S asignada en memoria: ocupa espacio de direccin en memoria.
Sistema de interrupciones
Fuerza el cambio de estado de la CPU permitiendo que varios programas se alternen.
Al interrumpirse la ejecucin de un programa, toma el control de la CPU el sistema
operativo, atiende la interrupcin y cuando termina, el despachador indica cual es el
siguiente programa que usar la CPU.
Es una forma econmica de llamar la atencin a la CPU, porque la CPU no necesita
chequear constantemente los dispositivos para ver si alguno necesita ser atendido.
PSW: (registro palabra de estado del programa)
Es donde se guarda toda la informacin del programa interrumpido.
Clases de interrupciones:
TRAMPA: sincronizada con la operacin del proceso, iniciada por un proceso en ejecucin.
ASINCRONA: no esta sincronizada con la operacin del proceso, interrupcin causada por
algn evento que puede estar relacionado con el proceso en ejecucin o no.
En las MACROCOMPUTADORAS hay 6 clases de interrupciones:
SVC (llamadas al supervisor)
De verificacin de programa
Por error de mquina
Externa
Poe E/S
De reinicio
SVC:
Es la peticin generada por el usuario de un servicio particular del sistema.
Esta peticin puede ser rechazada por el SO.
La CPU debe atender inmediatamente:
- Cumplir funciones sobre perifricos.
- Cumplir funciones sobre programas:
Solicitar su ejecucin
Modificar su prioridad
Cancelarlo
- Comunicarse con el operador
- Cumplir funciones sobre la memoria:
Liberar memoria real
Liberar memoria virtual
Liberar buffer
De verificacin de programa:
Causado por una amplia clase de problemas, por ej.: Divisin por cero.
Por error de mquina:
Ocasionado por el mal funcionamiento del hardware, es una interrupcin asncrona y el
sistema puede inhibirse de atender algunas de ellas, por ej.:
- fallas de circuitos en la CPU
- fallas de circuitos en la memoria principal
Externa:
Causadas por diversos eventos externos a la CPU.
- pulsacin de tecla de interrupcin de consola
- llega de otra CPU una seal de multiprocesamiento
Por E/S:
Generados por el canal procesador de la realizacin de la operacin E/S.
Le indican a la CPU el cambio de estado del canal o de un dispositivo.
Se producen cuando finaliza una E/S o cuando un dispositivo esta listo.
De reinicio:
Ocurre cuando se presiona el botn de reinicio o cuando llega desde otro procesador una
instruccin de reinicio en un sistema de multiprocesamiento.
Desarrollo de una interrupcin:
Generalmente una interrupcin es atendida al finalizar la ejecucin de la instruccin que se
esta ejecutando o cuando la interrupcin es detectada.
En las macrocomputadoras, el SO tiene rutinas llamadas MANEJADORES DE
INTERRUPCIONES DE PRIMER NIVEL (FLIH)
Son 6:
FLIH SVC, FLIH E/S, FLIH EXTERNO, FLIH de REINICIO, FLIH de VERIFICACIN
DE PROGRAMA y FLIH de ERRORES DE MAQUINA.
Cuando ocurre una interrupcin, el SO guarda el estado del programa interrumpido,
transfiere el control al manejador de interrupciones de primer nivel que corresponda, para
esto analiza la PSW del programa interrumpido.
En la PSW hay un conjunto de bits llamado MASCARA DE INTERRUPCION o BIT DE
INTERRUPCION (1 por clase), se pone en 1 el bit de la clase que corresponde, en ese
momento la PSW se guarda en memoria.
Los FLIH deben distinguir interrupciones de la misma clase, el procesamiento de estas la
realizan las SLIH.
Hay 2 tipos de PSW:
- Fsica
- Lgica: # PSW Actual
# PSW Nueva
# PSW Antigua
El procesador SIEMPRE est habilitado para interrupciones: SVC, de Reinicio y algunos
tipos de interrupciones de programa.
En un sistema de una CPU hay 1 PSW actual pero hay 6 PSW nuevas y 6 PSW antiguas.
Cuando ocurre una interrupcin y el procesador NO esta inhabilitado, el FIRMWARE
cambia las PSWs:
PSW actual a la PSW anterior de este tipo de interrupcin
PSW nueva de este tipo de interrupcin a la PSW actual
Luego de este cambio la PSW actual va a contener la direccin del FLIH apropiado y se
procesa la interrupcin.
Despus que se ejecuta la interrupcin se asigna la CPU al programa que estaba ejecutando
o al programa en estado LISTO de mayor prioridad, esta eleccin depende de que si el
programa es apropiable o no.
Si el programa NO es apropiable, la CPU recupera el control.
Si el programa es apropiable, la CPU recupera el control solo si NO hay otros programas en
estado LISTO.
Interrupciones con vectores completos:
Cada interrupcin genera un cdigo de interrupcin UNICO.
Hay un vector de interrupciones almacenados en memoria que contiene las direcciones de
memoria de los manejadores de interrupciones para cada cdigo.
BUS: Manejo de interrupciones:
Ocurre lo mismo que en los ciclos de bus ordinarios, cuando varios dispositivos quieren
enviar una interrupcin al mismo tiempo, la solucin usual es asignar prioridades a los
dispositivos y usar un arbitro.
Existen pastillas para el control de interrupciones.
En las entradas de solicitud de interrupcin de estas pastillas se pueden conectar en forma
directa varias pastillas controladoras de E/S.
VECTORES DE INTERRUPCION: tabla de apuntadores con direcciones ndices.
E/S mediante interrupciones:
Como la E/S programada es mas lenta, es una opcin, luego de enviar una orden de E/S, la
CPU ejecuta la transferencia de datos y despus contina.
E/S (Entrada):
- E/S recibe orden del CPU READ
- E/S lee el dato desde el perifrico
- Cuando el dato esta en el registro de datos del ME/S, enva una interrupcin a la
CPU por medio de la lnea de control.
- El mdulo situa su dato en el bus de datos y se prepara para otras operaciones E/S.
CPU (Entrada)
- La CPU enva una orden READ
- Pasa a realizar otro trabajo.
- Al fin de cada ciclo de instruccin, la CPU comprueba las interrupciones.
- Cuando se pide una interrupcin desde el ME/S la CPU guarda el contexto y
procesa la interrupcin.
- Luego recupera el contexto del programa que estaba ejecutando y lo continua
ejecutando.
Si es lectura o escritura
La direccin del dispositivo E/S en cuestin
La posicin inicial de memoria de donde se leer o escribir
El nmero de palabras a leer o escribir
Multiprocesadores y Multicomputadoras
Varios procesadores con una memoria en comn.
Permiten ejecutar 2 o mas tareas simultaneas en distintos CPUs interconectadas.
Cada CPU tiene sus propios registros generales, de control y su propia PSW.
En la memoria real hay un rea especial para cada CPU donde se realizan los resguardos.
Procesadores doblemente acolados:
Cada CPU tiene sus buses, si una de ellas se cae el resto contina.
Todos los procesadores pueden utilizar todos los recursos.
La comunicacin entre ellas es por medio de la memoria comn.
Procesadores enganchados: (por el bus del sistema)
Solo una CPU tiene los buses, la otra CPU solo cumple tareas especficas.
Si la CPU2 se cae, la otra contina, si se cae la CPU1, se cae todo.
Procesadores Didicos:
Todas las CPU estn conectadas a otra que administra los buses.
Si se cae una CPU las otras continan trabajando.
Multiprocesadores de Memoria compartida en bases a Buses:
Son computadoras que tiene cierta cantidad de CPUs conectadas a un bus comun, junto con
un mdulo de memoria.
La configuracin consta de una TARJETA MADRE en las que se pueden insertar las CPUs
y el o los mdulos de memoria.
UMA (uniform memory access):
Todos los procesadores comparten uniformemente toda la memoria principal.
Bus tpico: (operan en paralelo)
- 32 o 64 lneas de direccin
- 32 o 64 lneas de datos
- 32 o ms lneas de control
Para no sobrecargar el bus, se utiliza una memoria cach entre la CPU y el bus.
Tasa de encuentros: probabilidad de xito.
Problema de coherencia de la memoria cach:
Suponiendo que 2 CPU A y B tienen cach, las 2 CPU leen la palabra w y la escriben en
sus cach, luego A modifica w y la guarda e su cach, luego B utiliza w pero esta
desactualizada.
Las soluciones a este problema se dividen en 2 categoras: Software y Hardware.
Software:
El programador o compilador clasifica cada elemento del dato como compartido o no y los
de solo lectura o los de escritura.
Los datos no compartidos (privados de un proceso) y los de solo lectura, no causan
inconsistencias, porque nunca cambian.
Los datos compartidos y los que se pueden escribir, deben venir de la memoria y ser
escritos en ella nuevamente sin pasar por la cach.
Esta solucin no es indicada para las bases de datos.
Hardware:
Se disea el controlador de la cach para que pueda supervisar el bus monitoreando todas
las solicitudes a este (CACHE DE INTERVENCION)
El conjunto de reglas implantadas por las cach, las CPU y la memoria para evitar distintas
versiones de un mismo bloque en varias cach se llama: PROTOCOLO DE
CONSISTENCIA DE LA CACHE.
El protocolo mas conocido, mas fcil de implementar y mas sencillo, es: ESCRITURA VIA
LA CACHE.
FALLA DE ESCRITURA: cuando la CPU intenta leer una palabra de la cach y no esta.
CACHE DE ESCRITURA: cuando la palabra modificada es un fallo de escritura se escribe
en la memoria principal.
La idea es que todas las escrituras se realicen a travs de la memoria.
Cach Monitor:
Monitoreo constante del bus, observa la escritura a una direccin de memoria presente en
l.
Multiprocesamiento Simtrico:
Cuando todas las CPUs tienen la misma posibilidad de acceso a todos los perifricos.
Multiprocesamiento Asimtrico:
Algunas CPUs tienen acceso a todos los perifricos y otras no.
Protocolo de coherencia de la chach:
- desacierto de lectura = extrae datos de la memoria
- acierto de lectura = extrae los datos de la cach
-
Estados de la cach:
1- Invlido: este mdulo de la cach no tiene datos
2- Limpio: la memoria esta actualizada, el bloque puede estas en otras cach
3- Reservado: la memoria esta actualizada, ninguna cach tiene este bloque
4- Sucio: la memoria es incorrecta, ninguna otra cach tiene este bloque
Lnea del bus: compartida.
Multiprocesadores MIMD de memoria compartida con etapas mltiples:
La nica forma prctica de implantar una memoria compartida junto con un nmero
importante de CPU, se divide la memoria en diversos mdulos y proporcionan trayectorias
mltiples entre las CPUs y la memoria.
Esto permite un canal mas ancho para el flujo de datos y manejar varias solicitudes en
paralelo.
Propiedad especial: el tiempo de acceso de cada uno de los procesadores a cada memoria es
el mismo.
Son mquinas construidas mediante una red jerrquica y los mdulos de directorios se
estructuran tambin en forma jerrquica.
Multicomputadoras
Es una maquina de memoria distribuida.
Cada CPU tiene su propia memoria central con la cual tiene una conexin directa.
Todas las memorias son locales NORMA (No Remote Memory Access) o computadoras
MIMD DE MEMORIA DESARTICULADA.
Cada una tiene un SO (que pueden ser distintos), comparten el mismo spool y la misma
cola de trabajos.
Es mas fcil de construir.
El modelo de programa es mas complejo.
Hay que programar todas las transferencias de datos entre las memorias.
Multiconputadoras con spooling compartido:
Todas las CPUs tienen igual nivel de importancia, mismo SO.
Los SO acceden a la cola de trabajos (en serie) una por vez.
Cuando una CPU deja de funcionar, las otras siguen.
Multicomputadoras dbilmente acopladas: (Computadora asimtrica)
Existe una CPU maestra que gobierna a las otras (esclavas), la maestra es la nica que
accede a la cola de trabajos y le comunica a las esclavas el prximo trabajo.
Pueden ejecutarse varios procesos a la vez sin bajar el rendimiento.
Multicomputadoras con base en el bus:
Similar a la computadora asimtrica, puede ser una LAN con menor velocidad.
Interconexin total malla o cuadrcula:
Conjunto de computadoras en las que cada CPU tiene su memoria privada.
Las comunicaciones se llevan a cabo por medio de transmisin de mensajes.
Hipercubos:
Se basan en tarjetas de circuitos impresos.